7 Serial Configuration 理解 （一）

reference :  ug470- 7 series config.pdf

　　7系列器件有5种配置接口，每种配置接口对应一种或者多种配置模式和总线位宽。配置时序相对于引脚的CCLK，即使在内部产生CCLK的主模式下也是如此。

　　Master模式包括： serial / spi / bpi / selectMAP ;  JTAG模式 ； Slave模式包括：serial/selectMAP ;

　　每种配置模式都有一组相应的接口引脚，跨越了7系列FPGA上的一个或多个I / O bank。 Bank 0包含专用配置引脚，始终是每个配置接口的一部分。 Bank 14和Bank 15包含涉及特定配置模式的多功能引脚。 在7系列FPGA数据手册中规定工作在3.3V，2.5V，1.8V或1.5V的bank中配置引脚的开关特性。
　　所有JTAG和专用配置引脚都位于一个独立的专用bank 0中，该bank具有专用电源（VCCO_0）。多功能引脚位于bank14和15中。
　　所有专用输入引脚均工作在VCCO_0 LVCMOS电平（LVCMOS18，LVCMOS25或LVCMOS33）。所有有源专用输出引脚均在VCCO_0电压电平下工作，输出标准设置为LVCMOS，12 mA驱动，快速摆率。对于使用多功能I / O的所有模式，必须将关联的VCCO_14或VCCO_15连接到适当的电压，以匹配配置器件的I / O标准。多功能引脚在配置时也是LVCMOS，12 mA驱动，快速摆率。 如果使用Persist选项，所选配置模式的多功能I / O，在配置后保持激活状态，I / O标准设置为LVCMOS的通用默认值，12 mA 驱动，慢摆率。

*配置模式引脚及其在I / O bank上的位置

注：

1. PUDC_B在配置期间具有特殊功能，但独立于所有配置接口，即PUDC_B不需要与配置接口中的其他引脚电压兼容。

2. EMCCLK仅在ExtMasterCclk_en选项启用EMCCLK作为主时钟配置模式的输入时使用。

3. DOUT仅用于串行配置菊花链，用于将数据输出到下游FPGA（或用于DebugBitstream选项）。 否则，DOUT为高阻抗。

4. CSO_B仅用于并行配置菊花链，用于向下游设备输出芯片使能信号。 否则，CSO_B为高Z.

5. RS0和RS1仅在启动MultiBoot事件或启用ConfigFallback选项并发生Fallback事件时被驱动。否则，RS0和RS1为高阻态。 使用RS [1：0]引脚进行配置时，建议不要在用户模式下使用它们。

6. 空单元表示引脚未在配置模式下使用，并且在配置期间被忽略并且为高阻态。

   *配置引脚定义

引脚名称	bank	类型	方向	描述
CFGBVS	0	专用	输入	Configuration Banks Voltage Select VCCO0电压为3.3/2.5v时，CFGBVS为高电平，即接到VCCO0； VCCO0电压为1.8v时，CFGBVS为低电平，即接到GND。
M[2:0]	0	专用	输入	Configuration Mode
TCK	0	专用	输入	JTAG Test Clock
TMS	0	专用	输入	JTAG TEST Mode Select
TDI	0	专用	输入	JTAG Test Data Input
TDO	0	专用	输出	JTAG Test Data Output
PROGRAM_B	0	专用	输入	Program Bar 低电平有效复位配置逻辑。当PROGRAM_B脉冲为低电平时，FPGA配置被清零并启动新的配置序列。 在下降沿启动配置复位，并且配置（即编程）序列在随后的上升沿开始。 注意：上电时保持PROGRAM_B为低电平不会使FPGA配置保持复位状态。 而是使用INIT_B来延迟上电配置序列。
INIT_B	0	专用	双向（开漏）	Initialization (bar) 低电平有效的FPGA初始化引脚或配置错误信号。 当FPGA处于配置复位状态，FPGA正在初始化（清除）其配置存储器时，或者当FPGA检测到配置错误时，FPGA将此引脚驱动为低电平。 完成FPGA初始化过程后，INIT_B释放到高阻态，此时外部电阻预计将INIT_B拉高。 在上电期间，INIT_B可以在外部保持低电平，以在初始化过程结束时停止上电配置序列。 当初始化过程后在INIT_B输入检测到高电平时，FPGA继续执行M [2：0]引脚设置所指示的配置序列的其余部分。 将INIT_B连接至一个≤4.7kΩ的上拉电阻至VCCO_0，以确保从低到高的转换。
DONE	0	专用	双向	Done DONE引脚上的高电平信号表示配置序列已完成。
CCLK	0	专用	输入/输出	Configuration Clock 除JTAG模式外，CCLK在所有模式下运行同步FPGA配置序列。 •对于从模式：CCLK是输入，需要连接到外部时钟源。 •对于主模式：FPGA提供配置时钟并将CCLK作为输出驱动。 •对于JTAG模式：CCLK为高阻态且可以保持未连接状态。
PUDC_B	14	多功能	输入	Pull-Up During Configuration (bar) 低电平有效PUDC_B输入使能上电后和配置期间的SelectIO引脚上的内部上拉电阻。 •当PUDC_B为低电平时，每个SelectIO引脚都使能内部上拉电阻。 •当PUDC_B为高电平时，每个SelectIO引脚上的内部上拉电阻被禁用。 PUDC_B必须直接连接，或通过≤1kΩ连接到VCCO_14或GND。
EMCCLK	14	多功能	输入	External Master Configuration Clock •对于主模式：FPGA可以选择切换到EMCCLK作为时钟源，而不是内部振荡器，用于驱动内部配置引擎。 EMCCLK频率可以选择通过比特流设置（ExtMasterCclk_en）进行分频，并作为主CCLK信号转发输出。 •对于JTAG和从模式：在JTAG和从模式下忽略EMCCLK，可以保持未连接状态。
CSI_B	14	多功能	输入	Chip Select Input (bar) 低电平有效输入，用于启用FPGA SelectMAP配置接口。 •对于主SelectMAP模式：直接连接CSI_B，或通过≤1kΩ电阻连接到GND。 •对于从属SelectMAP模式：外部配置控制器可以控制CSI_B以选择SelectMAP总线上的有源FPGA，或者以并行配置菊花链方式连接到上游FPGA的CSO_B引脚。 •在所有其他模式中：忽略CSI_B并且可以保持未连接状态。
CSO_B	14	多功能	输出（开漏）	Chip Select Output (bar) 低电平有效开漏输出，可以驱动低电平，以便在并行配置菊花链中启用下游FPGA的从属SelectMAP配置接口。 •对于BPI（异步只读）和SelectMAP模式：如果器件采用并行配置菊花链并具有下游器件，则连接到外部330Ω上拉至VCCO_14并连接至下游器件的CSI_B输入。 否则，CSO_B为高Z. •对于串行模式：CSO_B是一个多用途引脚，用作DOUT引脚。  •对于所有其他模式：CSO_B为高阻态且可以保持未连接状态。
DOUT	14	多功能	输出	Data Output DOUT是串行配置菊花链的数据输出。 •对于串行和SPI（仅限x1）模式：如果器件采用菊花链串行配置，则连接到下游从串行FPGA的DIN。否则，DOUT为高阻抗。 •对于BPI和SelectMAP模式：DOUT是一个多用途引脚，用作CSO_B引脚。  •对于所有其他模式：DOUT为高阻态且可以保持未连接状态。 注意：启用DebugBitstream选项时，DOUT可以输出数据。
RDWR_B	14	多功能	输入	Read/Write (bar) RDWR_B确定SelectMAP数据总线的方向。 当RDWR_B为高电平时，FPGA将输出读数据到SelectMAP数据总线上。 当RDWR_B为低电平时，外部控制器可以通过SelectMAP数据总线将数据写入FPGA。 •对于主SelectMAP模式：直接或通过≤1kΩ电阻将RDWR_B连接到GND。 •对于从SelectMAP模式：外部设备控制RDWR_B信号以控制SelectMAP数据总线的方向，以便从/向SelectMAP接口进行读/写。 •在所有其他模式中：RDWR_B被忽略，可以保持未连接状态。
D00_MOSI	14	多功能	双向	Master-Output Slave-Input FPGA（主）SPI模式输出，用于向SPI（从）flash器件发送命令。 •对于SPI模式：连接到SPI flash数据输入引脚。 命令和地址发送到SPI flash器件后，D00_MOSI引脚为高阻态。 PUDC_B引脚决定是否上拉信号。 •对于BPI和SelectMAP模式：MOSI引脚是一个多用途引脚，用作D00数据输入引脚。  •对于所有其他模式：MOSI引脚功能不适用，引脚在配置期间为高阻态，在配置期间被忽略，并且可以保持未连接状态。
D01_DIN	14	多功能	双向	Data Input DIN是串行数据输入引脚。 默认情况下，来自DIN的数据在CCLK的上升沿捕获。 •对于串行和SPI模式：DIN是FPGA数据输入，用于接收来自数据源的串行数据。 将DIN连接到串行数据源的串行数据输出引脚。 •对于BPI和SelectMAP模式：DIN引脚是一个多功能引脚，用作D01数据输入引脚。   •对于JTAG模式：DIN被忽略。
D[00-31]	14	多功能	双向	Data Bus
D [00-31]引脚的子集或全部是SPI x2，SPI x4，BPI或SelectMAP模式的数据总线接口。 默认情况下，数据总线的数据在CCLK的上升沿捕获。 •对于SPI模式：配置从用于标准SPI（x1）串行数据输出和数据输入的数据总线的D00 / MOSI和D01引脚开始。比特流选项可以将SPI闪存读取模式切换为双输出（x2）或四输出（x4）模式。 •对于SPI x1 / x2 / x4：将D00 / MOSI连接到SPI闪存串行数据输入（DQ0 / D / SI / IO0）引脚。 •对于SPI x1 / x2 / x4：将D01 / DIN连接到SPI闪存串行数据输出（DQ1 / Q / SO / IO1）引脚。 •对于SPI x4：将D02连接到SPI闪存四通道数据位2输出（DQ2 / W＃/ WP＃/ IO2）引脚，并连接到外部4.7kΩ上拉电阻到VCCO_14。 •对于SPI x4：将D03连接到SPI闪存四倍数据位3输出（DQ3 / HOLD＃/ IO3）引脚，并连接到外部4.7kΩ上拉电阻到VCCO_14。其余数据引脚在配置期间未使用，被忽略和高阻抗。 •对于SelectMAP模式：FPGA监视D [00-07]以获取自动总线宽度检测模式，该模式确定是仅使用D [00-07]（x8总线宽度）还是更宽（x16或x32）使用数据总线宽度。将使用过的数据总线引脚连接到数据源上的相应数据引脚。 警告！从属SelectMAP x16和x32数据总线宽度不支持配置 AES加密的比特流。 •对于BPI模式：FPGA监视D [00-07]以获取自动总线宽度检测模式，该模式确定是仅使用D [00-07]（x8总线宽度）还是使用更宽（x16）数据总线使用宽度。将使用过的数据总线引脚连接到BPI闪存上的相应数据引脚。 D [16-31]引脚是多用途引脚，用作BPI地址A [00-15]引脚。请参见此表中的[00-28]行。 •对于JTAG模式：不使用任何数据引脚。 •对于所有模式：未使用的数据引脚为高阻态，在配置期间忽略。未使用的数据引脚可以保持未连接状态。
A[00-28]	14 or 15	多功能	输出	Address Bus A[00-28]引脚输出地址到并行NOR（BPI）闪存。 A00是最低的地址位。 •对于BPI模式：将FPGA A [00-28]引脚连接到并行NOR闪存地址引脚，FPGA A00引脚连接到对于使用的数据总线宽度有效的最低有效闪存地址输入引脚。 根据BPI闪存类型和使用的数据总线宽度，闪存的最低有效地址位可以是A1，A0或A-1。 请注意，超出并行NOR闪存的地址总线宽度的任何高位地址引脚在配置期间被驱动，但在配置后可用作I / O. •对于SelectMAP模式：A [00-15]引脚是多用途引脚，用作D [16-31]数据总线引脚。 请参见此表中的D [00-31]行。 •在其他模式中：A [00-28]为高Z，在配置期间被忽略，并且可以保持未连接状态。
FCS_B	14	多功能	输出	Flash Chip Select (bar) 低电平有效芯片选择输出，支持SPI或BPI闪存器件进行配置。 •对于SPI和BPI模式：将FPGA FCS_B连接到闪存器件芯片选择输入，并连接到外部≤4.7kΩ上拉电阻到VCCO_14。 •对于所有其他模式：FCS_B为高阻态且可以保持未连接状态。
FOE_B	15	多功能	输出	Flash Output-Enable(bar) 用于并联NOR闪存的低电平有效输出使能控制信号。 •对于BPI模式：将FPGA FOE_B连接到闪存输出使能输入，并连接到外部≤4.7kΩ上拉电阻到VCCO_15。 •对于所有其他模式：FOE_B为高阻态且可以保持未连接状态。
FWE_B	15	多功能	输出	Flash Write-Enable (bar) 用于并行NOR闪存的低电平有效写入使能控制信号。 •对于BPI模式：将FPGA FWE_B连接到闪存写使能输入，并连接到外部≤4.7kΩ上拉电阻到VCCO_15。 •对于所有其他模式：FWE_B为高阻态，可以保持未连接状态。
ADV_B	15	多功能	输出	Address Valid (bar) 用于并行NOR闪存的低电平有效地址有效输出信号。 •对于支持地址有效输入的闪存的BPI模式：将FPGA ADV_B连接到并行NOR闪存地址有效输入引脚，并连接到外部≤4.7kΩ上拉电阻到VCCO_15。 对于闪存不支持地址有效输入的BPI模式：不要连接ADV_B引脚。 •对于所有其他模式：ADV_B为高阻态，可以保持未连接状态。
RS0,RS1	15	多功能	输出	Revision Selection RS0和RS1引脚是版本选择输出引脚，用于驱动并行闪存上的高位地址线。 通常，RS0和RS1在配置期间为高阻态。 但是，FPGA可以在两种可能的条件下驱动RS0和RS1引脚。 *启用ConfigFallback选项后，FPGA会在检测到配置错误之后的回退配置过程中将RS0和RS1驱动为低电平。 *当启动用户调用的MultiBoot配置时，FPGA可以在MultiBoot配置过程中将RS0和RS1引脚驱动为用户定义的状态。 如果禁用回退（默认）并且未使用MultiBoot，或者使用SPI模式，则RS0和RS1为高阻态且可以保持未连接状态。
VCCBATT	N/A	Supply Voltage	N/A	Battery Backup Supply VCCBATT是FPGA内部易失性存储器的电池备份电源，用于存储AES解密器的密钥。 对于需要来自易失性密钥存储区的解密密钥的加密比特流，将此引脚连接到电池以在FPGA未供电时保留密钥。 如果不要求使用易失性密钥存储区中的解密密钥，请将此引脚连接到GND或VCCAUX。 引脚名称包含“_0”存储区标识，但它不是I / O，不受VCCO_0的影响。

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注：每个I/O都参考所在bank的VCCO电源电压。如：“0”表示I / O以Bank 0的VCCO_0为参考。