CRC校验

　　小试一下CRC校验的verilog实现，采用最stupid的直接法。

/*
date : 2014/06/06
designer : pengxiaoen
virsion :  Altera-Modelsim 6.6d
function  Straightforward CRC Implementation

*/

module CRC_stra (
                clock ,
                reset ,
                and_crc_code
                );
    input clock,reset ;
    output [:] and_crc_code ; 

parameter  un_crc_code  = 'b11_0101_1011,  //10位 待测数据
            gener_code  = 'b10011;   //生成项

reg [:] cnt ;  //计算次数 = 待测数据的位数 - 1
reg [:] crc_code ; //余数缓存器
reg [:] code_reg ;   //待测数据缓存
always @ (posedge clock )
    if(!reset)
        begin
                cnt      <= 'd0 ;
                crc_code <= 'd0 ;
                code_reg <= un_crc_code ;
        end
    else
        begin
                if(cnt==)
                    begin
                        cnt      <= cnt + 'd1;
                        code_reg <= code_reg<< ;  //
                        crc_code    <= {gener_code[:] ^ code_reg[:] ,code_reg[]};
                    end
                else if((cnt<='d8) &&(cnt))
                    begin
                            cnt      <= cnt + 'd1;
                            code_reg <= code_reg<< ;
                            if(crc_code[])
                                crc_code    <= {gener_code[:] ^ crc_code[:] ,code_reg[]};
                            else
                                crc_code <= {crc_code[:], code_reg[]};
                    end
                else
                    begin
                            cnt = 'd9;
                    end 

        end
assign and_crc_code = (cnt == 'd9) ? {un_crc_code,crc_code[3:0]} : 14'dz;

endmodule