IIC模块TestBench的书写方法

　　今天在看黑金AX309FPGA开发板自带教程中的EEPROM那一章，考虑如何写其中iic_com模块的TestBench，难点在于1. 该模块存在一个inout型的端口信号；2. 时序较为复杂，不可能在TestBench中完全计算出准确的延时；3. 存在应答信号。具体的模块设计内容见附件。

对于该模块，首先需要对iic_com模块做一定的修改，在信号列表中，加入如下内容：

 //////////////////////////////////////////////
 output is_out_w;        //只是为了TestBench用
 output [:] i_w;
 /////////////////////////////////////////////

 ////////////////////////////////////////////////
 assign is_out_w = is_out; //只是为了TestBench用
 assign i_w      = i;
 ////////////////////////////////////////////////

即把is_out信号和i信号作为输出信号引出来，这样在写TestBench的时候就可以根据这两个信号的变化来作出具体的驱动变化。

　　然后，因为原模块中存在inout型的端口信号，而对于这种信号一般的处理方法是利用一个寄存器变量来控制器方向，该变量在iic_com模块就是is_out，如下所示：

assign sda = is_out ? r_sda : 'bz;

若is_out为1，则sda作为输出，输出值为r_sda；若is_out为0，则sda为高阻，即作为输入使用。而在TestBench中，同样需要考虑其输入输出问题，而且我们知道TestBench相当于是给原模块一个激励信号，所以必须要设计好不能使得两个模块输入输出冲突，所以我在TestBench中同样采用一个寄存器变量来控制器方向，但该寄存器和原模块中is_out的值正好相反，如下所示：

assign sda = (!is_out) ? sda_r : 'bz;

注意is_out前面有一个“！”。

　　接下来，需要考虑其时序复杂问题，其实时序复杂并不是问题，但是如果因为时序复杂而一点一点计算出用了多少个clock，然后在TestBench中用#延时的方法就有点不够灵活了。我在处理中根据引入的i信号来做处理，这个i在原模块中是用来存储状态值的，所以我在TestBench中可以根据i的值来判断当前进入到了哪个状态，然后根据状态值来作出相应的处理。

　　最后一点是应答信号，这里我是把应答信号给屏蔽掉了，也是为了简化TestBench的书写复杂度，当然也可以设计更为复杂的TestBench来一并测试应答信号，屏蔽的方式如下：

         :    begin
             if (is_ack != )                    //don't receive acknowledge signal
                 //i <= 5'd0;
                 i <= go;    /////////////////测试/////////////////
             else
                 i <= go;
         end

即不论is_ack的值是多少，都会继续进行状态转移。

我设计的TestBench模块内容如下：

 `timescale 1ns / 1ps
 module iic_com_tb;
 reg  clk;                //系统时钟
 reg  rst_n;                //复位信号
 reg  [:] start_sig;    //写读开始信号
 reg  [:] addr_sig;    //写读地址信号
 reg  [:] wr_data;        //写数据输入
 wire [:] rd_data;        //读数据输出
 wire done_sig;            //写读完成标志
 wire scl;                //IIC SCL
 wire sda;                //IIC SDA
 wire is_out;            //控制SDA输入输出方向的信号
 wire [:] i;            //存储状态机状态值

 reg sda_r;
 assign sda = (!is_out) ? sda_r : 'bz; //is_out控制sda的方向，注意is_out前面的！，即控制其方向与原模块中不同

 //生成时钟，周期为20ns
 initial
 begin
     clk = ;
     forever
     #
     clk = ~clk;
 end

 //生成复位信号
 initial
 begin
     rst_n = ;
     #
     rst_n  =;
 end

 //写读地址和写数据位固定值
 initial
 begin
     addr_sig = 'b1010_1010;
     wr_data  = 'b0101_0101;
 end

 //根据状态值，产生不同的驱动信号
 reg c;                        //c信号没有实际作用，只是用于后面的延时
 initial
 begin
     c = ;
     start_sig = 'b00;
     sda_r = ;
     #
     start_sig = 'b01;        //01代表写
     while (i != )            //状态6是写过程中的最后一个状态
     begin
         c = # c + ;        //用该方式延时1个时间单位
     end
     #                        //这个延时是必须的，延时一个时钟周期，不能多也不能少
     start_sig = 'b10;        //10代表读
     while (i >=  && i <=  && i != )     //状态8是读过程中的最后一个状态
     begin
         if (i >=  && i <= )                //19到26状态时用于读取sda信号线上的值
         begin
             case (i)
             : begin sda_r = 'b1;  c = #1 c + 1; end
             : begin sda_r = 'b1;  c = #1 c + 1; end
             : begin sda_r = 'b1;  c = #1 c + 1; end
             : begin sda_r = 'b1;  c = #1 c + 1; end
             : begin sda_r = 'b0;  c = #1 c + 1; end
             : begin sda_r = 'b0;  c = #1 c + 1; end
             : begin sda_r = 'b0;  c = #1 c + 1; end
             : begin sda_r = 'b0;  c = #1 c + 1; end
             endcase
         end
         else
         begin
             c = # c + ;
         end
     end
     $stop();
 end

 iic_com inst(
               .clk         (clk),
               .rst_n     (rst_n),
               .start_sig (start_sig),
               .addr_sig  (addr_sig),
               .wr_data     (wr_data),
               .rd_data     (rd_data),
               .done_sig     (done_sig),
               .scl         (scl),
               .sda         (sda),
               .is_out_w  (is_out),
               .i_w         (i)
             );

 endmodule

仿真波形如下：

我的邮箱地址：zhsj1993@126.com。欢迎大家来信交流讨论。另外，附上两个文件iic_com.v和iic_com_tb.v：http://files.cnblogs.com/files/zhsj/iic_com.zip

声明：源文件中的iic_com.v是来自黑金教程中的代码，为了写TestBench本人做了一定的修改，如果存在版权问题，请通知我，我会第一时间删帖！