随着设计复杂度的增加，在书写代码中枯燥的重复性的劳动会越来越多。例如，例化若干个有上百个端口的子模块，这个工作没有任何创造性可言，而且几乎100%会出错误。在verilog中每用到一个新变量都要实现声明，而一个比较复杂的设计，有成百上千个变量都不稀奇。如果没有一个自动化的辅助书写工具，一个设计者花费在简单重复工作的时间甚至会大于花费在创造性工作上的时间！

对于这个问题Emacs提供了一些非常有用的功能，比如自动例化。可惜，Emacs界面并不十分友好，而且其提供的功能也十分有限。

相对于Emacs，Vim更为普遍，至少我更偏爱Vim。我想花些时间写一个自动化的Verilog编辑插件是很有必要的。

下载地址：

http://www.vim.org/scripts/script.php?script_id=2372

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