I2C Verilog的实现（二）

1. 起始结束信号的判断

1. //---------------------------------------------
2. //start,stop condition judgement
3. //---------------------------------------------
4. wire start, stop;
5. reg sda1, sda2;
6. reg sda11;
7. always @ ( posedge SCL )   //触发器1
8. sda1 <= SDA;
9. always @ ( negedge SCL )   //触发器2
10. sda2 <= SDA;
11. always @ ( negedge SCL )   //触发器3
12. sda11 <= sda1;
13. assign start = sda11 & (!sda2);
14. assign stop = sda2 & ( !sda11 );

判断的想法：当SDA上传输正常的数据信号时，只有在SCL低电平时SDA发生电平变化，所以正常的数据信号电平保持时间是SCL周期的整数倍，即1bit数据信号的SDA电平用SCL的上升沿和下降沿采集得到的是相同的电平；而起始和结束信号是在SCL的高电平时刻发生变化，即在一个SCL周期内，SCL的上升沿和下降沿将采集到不同的SDA电平。基于此特点，采用下面的触发器方法，来判断起始和结束信号。

分别用SCL的上升沿和下降沿做触发器出发信号，去采集SDA信号，如果是SDA上是数据信号，触发器的输出将是SDA的延迟。用触发器1来说，如果SDA上是数据信号则得到的sda1信号波形与SDA波形一样，只是时间上比SDA延迟四分之一个SCL周期。相同用SCL下降沿采集的触发器2输出sda2的波形，是延迟四分之三个SCL周期的SDA波形。再用触发器3将sda1延迟二分之一个SCL周期后，得到的输出sda11波形将和sda2的波形完全重合。

这时用sda11与sda2比较，如果SDA传的是数据信号，则sda11与sda2的波形将完全一样，但在SDA有起始或结束信号的位置，sda11的波形和sda2的波形会不一样，根据不同的与非组合，就可以得到start和stop信号。

2. 设置计数器

1. //----------------------------------------------
2. //count setting
3. //----------------------------------------------
4. reg [3:0]  bitcont;
5. wire bit_ack = bitcont[3];
6. always @ ( posedge SCL or posedge start)
7. begin
8. if ( start )
9. bitcont <=  4'h6;
10. else
11. begin
12. if (bit_ack)
13. bitcont <= 4'h6;
14. else
15. bitcont <= bitcont -4'h1;
16. end
17. end

3. Match地址

1. //----------------------------------------
2. //address match
3. //----------------------------------------
4. reg addr_match, op_read;
5. always @ ( negedge SCL or posedge start )
6. begin
7. if ( start )
8. begin
9. addr_match <= 1'h1;
10. op_read <= 1'h0;
11. end
12. else
13. begin
14. if( (bitcont == 6) & (sdar != I2C_ADR[6])) addr_match <= 1'h0;
15. if( (bitcont == 5) & (sdar != I2C_ADR[5])) addr_match <= 1'h0;
16. if( (bitcont == 4) & (sdar != I2C_ADR[4])) addr_match <= 1'h0;
17. if( (bitcont == 3) & (sdar != I2C_ADR[3])) addr_match <= 1'h0;
18. if( (bitcont == 2) & (sdar != I2C_ADR[2])) addr_match <= 1'h0;
19. if( (bitcont == 1) & (sdar != I2C_ADR[1])) addr_match <= 1'h0;
20. if( (bitcont == 0) & (sdar != I2C_ADR[0])) addr_match <= 1'h0;
21. if( bitcont == 0 ) op_read <= sdar;
22. end
23. end

4. 发送ACK

1. //send ack
2. //-----------------------------------------------------------------------
3. reg ack_assert;
4. always @ ( negedge SCL )
5. begin
6. if ( bit_ack & addr_match & op_read )
7. ack_assert <= 1'h1;
8. else
9. ack_assert <= 1'h0;
10. end
11. //-------------------------------------------------------------------------
12. //control SDA line
13. //-------------------------------------------------------------------------
14. assign SDA = ack_assert ? 1'h0 : 1'hz;
15. pullup ( SDA );

总结：

在实际应用中，此程序有局限性，这里假设I2C起始信号和结束信号的变化超过一个SCL高电平时间，如果起始信号或结束信号，以一个拉低脉冲或拉高脉冲的的形式出现，用SCL的上升沿和下降沿是采不到SDA的变化的。