SystemVerilog的历史

随着软件的功能需求越来越复杂，C语言不足以解决现有的问题，于是C++被发明了；C++的指针漫天飞，对内存的处理过于复杂，于是Java被发明了；芯片的功能不断地扩大，Verilog不足以应对日益复杂的芯片设计和验证，于是SystemVerilog被发明了。

SystemVerilog结合了来自 Verilog、VHDL、C++的概念，还有验证平台语言（OpenVera和e语言）和断言语言（OVA和PSL），也就是说，它将硬件描述语言（HDL）与现代的高层级验证语言（HVL）结合了起来。使其对于进行当今高度复杂的设计验证的验证工程师具有相当大的吸引力。这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。它主要定位在芯片的实现和验证流程上。

SystemVerilog（SV）拥有芯片设计及验证工程师所需的全部结构，它集成了面向对象编程、动态线程和线程间通信等特性，作为一种工业标准语言，SV全面综合了RTL设计、测试平台、断言和覆盖率，为系统级的设计及验证提供强大的支持作用。

SystemVerilog语言的前身superlog在2002年被捐赠给了Accellera公司，Synopsys公司将其验证子集OpenVera也捐献给了Accellera，这样就分别有了SystemVerilog 3.0，SystemVerilog 3.1，SystemVerilog 3.1a。之后,Accellera和IEEE共同推出了SystemVerilog的标准IEEE1800。2005年，IEEE对Verilog进行了再一次的更新，1364－2005标准正式出炉了，和上一个版本比较变化不大，不过增加了一个独立的新部分：Verilog-AMS，这个扩展使Verilog可以对模拟数字以及混合信号进行建模仿真。除此之外2005版本还有一个称为1800－2005的标准，这就是SystemVerilog。随后在2009年这两个部分合并为一个即IEEE 1800-2009，成为一个全新，统一的硬件描述语言，从而开启了一个新的时代。目前最新版本为IEEE 1800-2012。

Systemverilog除了作为一种高层次，能进行抽象建模的语言被应用外，它的另一个显著特点是能够和芯片验证方法学结合在一起，即作为实现方法学的一种语言工具。使用验证方法学可以大大增强模块复用性、提高芯片开发效率，缩短开发周期。芯片验证方法学中比较著名的有：VMM、OVM、AVM和UVM等。

参考文献：

[1] SystemVerilog的前世今生.http://www.asicdv.com/system_scan.asp?id=1.

[2] Stuart Sutherland,等. SystemVerilog硬件设计及建模. 科学出版社. 2007,10.

[3] IEEE1800-2012 - IEEE Standard for SystemVerilog--Unified Hardware Design, Specification, and Verification Language