23年5.12流片delay复盘

原定5.9提交数据，因为一些原因9号没来得及完成，遂申请延期到12号，但因为一些突发情况，12号的班车也赶不上了。先痛定思痛，对此次失败做如下总结：

1. 管理

• 时间规划上过度乐观，规划时仅给完整版图预留了一周时间，但实践证明这个时间是完全不够的。考虑到各种可能的突发情况，拼版后还需要检查drc和lvs等，必然会出现意料之外的问题，至少也应该提供一个月左右的时间。

• 对余量的理解有偏差，制定时间规划时预留了两周余量，这部分余量是用来应对突发情况的，但却允许一些主观上来不及做完工作的延迟去占用了余量，没有及时的去催，去控制进度，也没有当机立断的砍掉工作内容，放任拖延进度的情况持续发展。

• 管理上过于粗糙，仅仅以人头的方式做进度管理，没有细化到每个模块的设计/物理实现/检查各个步骤上，去进行时间上的把控，也造成了一些延期和进度失控。

2. 经验

• 没有重视工艺库更换等重大情况下各方信息统一的问题，导致了中间环节出现重大失误，客观上直接导致了最后的delay。

• flow上出了问题，数模混合部分的原理图，数字部分直接使用verilog顶层网表制作symbol，没有按照抽取cdl网表再导入symbol的标准流程做，在最后环节浪费了两天左右的时间。

• 没有提前熟悉pdk内容，到了工作被缺文件卡住的时候才去联系代理，又造成了拖延。在做完一个完整设计的过程中，至少涉及：模拟pdk，数字pdk（std cell的逻辑库.lib/.db，物理库.lef/milkyway lib，工艺信息.tlef/.tf，RC信息.tluplus/.nxtgrd，门级网表.v，网表.spi/.cdl），memory ip，io pad，sealring，drc rule，lvs rule，ant rule如果要求填充dummy应当有dummy rule，应当在项目初期就整理文件确定有无内容缺失并及时处理。

• 和数字后端沟通时应该确定好各层横纵走线方向以及走线层次，避免拼接大图时出现congestion。

3. 能力

• 目前不具备处理复杂数字后端case的能力，只能交给外包，最后到了快delay的时候命运交在别人的手上注定下场会是悲惨的，应该尽快培养用Innovus做复杂case的能力。

• 目前不熟悉模拟模块的调试以及模拟版图，只能靠同僚和外包，同上条。

• 其他一些如处理dummy，读懂drc/lvs report并消除问题的能力。

博士生涯还有三年，尽力成长吧。