• clocking会设置input和output的延时
default input #3ns output #1ns
  • 数据是在时钟上升沿驱动的,在时钟上升沿,将vld驱动到dut,dut中也会在时钟上升沿采样vld



  • 认为加大delay之后,可以直接看到采样到的是什么信号,所以可以通过clocking中加入delay

  • 相当于模拟建立和保持时间,保证驱动和采样时稳定的
  • RTL仿真是没有任何的物理信息的,用cloking可以模拟建立保持时间,真正的建立时间和保持时间确定是在netlist之后才能得到

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