同步FIFO学习

在网上找的一个经典同步FIFO例子。

一、前言

　　FIFO (First-In-First-Out) 是一种先进先出的数据交互方式，在数字ASIC设计中常常被使用。FIFO按工作时钟域的不同又可以分为：同步FIFO和异步FIFO。

　　同步FIFO的写时钟和读时钟为同一个时钟，FIFO内部所有逻辑都是同步逻辑，常常用于交互数据缓冲。异步FIFO的写时钟和读时钟为异步时钟，FIFO内部的写逻辑和读逻辑的交互需要异步处理，异步FIFO常用于跨时钟域交互。

　　本文介绍同步FIFO的典型设计方法。

二、原理

　　典型同步FIFO有三部分组成: （1） FIFO写控制逻辑； （2）FIFO读控制逻辑； （3）FIFO 存储实体（如Memory、Reg）。

　　FIFO写控制逻辑主要功能：产生FIFO写地址、写有效信号，同时产生FIFO写满、写错等状态信号；

　　FIFO读控制逻辑主要功能：产生FIFO读地址、读有效信号，同时产生FIFO读空、读错等状态信号。

　 　

　　如下图所示，FIFO读写过程的地址控制：

　　（1）当FIFO初始化（复位）时fifo_write_addr与fifo_read_addr同指到0x0，此时FIFO处于空状态；

　　（2）当FIFO进行写操作时，fifo_write_addr递增（增加到FIFO DEPTH时回绕），与fifo_read_addr错开，此时FIFO处于非空状态；

　　（3）当FIFO进行读操作时，fifo_read_addr递增；

　　

　　FIFO空满状态产生：

　　为产生FIFO空满标志，引入FIFO Count计数器，FIFO Count寄数器用于指示FIFO内部存储数据个数；

　　（1）当只有写操作时，FIFO Count加1；只有读操作是，FIFO Count减1；其他情况下，FIFO Count保持；

　　（2）当FIFO Count为0时，说明FIFO为空，fifo_empty置位；

　　（3）当FIFO Count等于FIFO_DEPTH时，说明FIFO已满，fifo_full置位；

　　

三、代码

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 //
 // Project      : Verilog Common Module
 // File Name    : sync_fifo_ctrl.v
 // Creator(s)   : justforyou200@163.com
 // Date         : 2015/12/01
 // Description  : A sync fifo ctrl
 //
 // Modification :
 // (1) Initial design  2015-12-01
 //
 //
 //--====================================================================================--

 module SYNC_FIFO_CTRL
     (
         clk           ,
         rst_n         ,
         fifo_wr_en    ,
         fifo_rd_en    ,
         fifo_wr_data  ,
         fifo_full     ,
         fifo_wr_err   ,
         fifo_empty    ,
         fifo_rd_err   ,
         fifo_data_cnt ,
         fifo_rd_data
     );

 //PARA   DECLARATION
 parameter FIFO_DATA_WIDTH =    ;
 parameter FIFO_ADDR_WIDTH =     ; 

 //INPUT  DECLARATION
 input                           clk          ; //fifo clock
 input                           rst_n        ; //fifo clock reset (0: reset)
 input                           fifo_wr_en   ; //fifo write enable(1: enable)

 input                           fifo_rd_en   ; //fifo read enable(1: enable)
 input   [FIFO_DATA_WIDTH-:]   fifo_wr_data ; //fifo write data

 //OUTPUT DECLARATION
 output                          fifo_full    ; //fifo full status
 output                          fifo_wr_err  ; //fifo write error status
 output                          fifo_empty   ; //fifo empty status
 output                          fifo_rd_err  ; //fifo read error status
 output  [FIFO_ADDR_WIDTH  :]   fifo_data_cnt; //fifo valid data cnt
 output  [FIFO_DATA_WIDTH-:]   fifo_rd_data ; //fifo read data

 //INTER  DECLARATION
 wire                            fifo_full    ; //fifo full status
 wire                            fifo_wr_err  ; //fifo write error status
 wire                            fifo_empty   ; //fifo empty status
 wire                            fifo_rd_err  ; //fifo read error status
 reg     [FIFO_ADDR_WIDTH  :]   fifo_data_cnt; //fifo valid data cnt
 reg     [FIFO_DATA_WIDTH-:]   fifo_rd_data ; //fifo read data
 reg     [FIFO_ADDR_WIDTH-:]   fifo_wr_addr ; //fifo write addr
 reg     [FIFO_ADDR_WIDTH-:]   fifo_rd_addr ; //fifo write addr

 //FIFO MEMORY INSTANCE
 reg [FIFO_DATA_WIDTH-:] fifo_mem [{(FIFO_ADDR_WIDTH){'b1}}:0] ;
 integer i ;

 //--========================MODULE SOURCE CODE==========================--

 //--=========================================--
 // SRAM INSTANCE :
 // You Can use Reg Memory or Memory model here;
 // FIFO Wdata & FIFO Rdata;
 //--=========================================--
 always @(posedge clk or negedge rst_n)
 begin
     if(rst_n == 'b0)
     begin
         for(i=;i<= {(FIFO_ADDR_WIDTH){'b0}};i=i+1)
         fifo_mem[i] <= {(FIFO_DATA_WIDTH){'b0}} ;
     end
     else if (fifo_wr_en & (~ fifo_full))
         fifo_mem[fifo_wr_addr] <= fifo_wr_data ;
 end

 always @(posedge clk or negedge rst_n)
 begin
     if(rst_n == 'b0)
         fifo_rd_data <= {(FIFO_DATA_WIDTH){'b0}} ;
     else if (fifo_rd_en & (~ fifo_empty))
         fifo_rd_data <= fifo_mem[fifo_rd_addr] ;
 end

 //--=========================================--
 // READ CONTROL :
 // Read address increase when read enable AND
 // Not empty;
 //--=========================================--
 always @(posedge clk or negedge rst_n)
 begin
     if(rst_n == 'b0)
         fifo_rd_addr <= {(FIFO_ADDR_WIDTH){'b0}} ;
     else if (fifo_rd_en & (~ fifo_empty))
         fifo_rd_addr <= fifo_rd_addr + 'b1 ;
 end

 //--=========================================--
 // WRITE CONTROL :
 // Write address increase when write enable AND
 // Not full.
 //--=========================================--
 always @(posedge clk or negedge rst_n)
 begin
     if(rst_n == 'b0)
         fifo_wr_addr <= {(FIFO_ADDR_WIDTH){'b0}} ;
     else if (fifo_wr_en & (~ fifo_full))
         fifo_wr_addr <= fifo_wr_addr + 'b1 ;
 end

 //--=========================================--
 // FIFO DATA CNT :
 // Valid Write Only, increase data cnt;
 // Valid Read Only, decrease data cnt;
 //--=========================================--
 always @(posedge clk or negedge rst_n)
 begin
     if(rst_n == 'b0)
         fifo_data_cnt <= {(FIFO_ADDR_WIDTH + ){'b0}} ;
     else if (fifo_wr_en & (~ fifo_full) & (~(fifo_rd_en & (~fifo_empty)))) //Valid Write Only, increase data cnt;
         fifo_data_cnt <= fifo_data_cnt + 'b1 ;
     else if (fifo_rd_en & (~ fifo_empty) & (~(fifo_wr_en & (~fifo_full)))) //Valid Read Only, decrease data cnt;
         fifo_data_cnt <= fifo_data_cnt - 'b1 ;
 end

 //--=========================================--
 // FIFO Status :
 // 1. fifo_empty when cnt ==0 ;
 // 2. fifo full when cnt == MAX ;
 //--=========================================--
 assign fifo_empty  = (fifo_data_cnt ==  ) ;
 assign fifo_rd_err = (fifo_data_cnt ==  ) & fifo_rd_en ;

 assign fifo_full   = (fifo_data_cnt == ({(FIFO_ADDR_WIDTH){'b1}} +1) ) ;
 assign fifo_wr_err = (fifo_data_cnt == ({(FIFO_ADDR_WIDTH){'b1}} +1) ) & fifo_wr_en ;

 endmodule