异步fifo的设计(FPGA)

.png)
三、代码解析
module fifo
#(
parameter DSIZE = ,
parameter ASIZE =
)
(
output [DSIZE-:] rdata,
output wfull,
output rempty,
input [DSIZE-:] wdata,
input winc, wclk, wrst_n,
input rinc, rclk, rrst_n
); wire [ASIZE-:] waddr, raddr;
wire [ASIZE:] wptr, rptr, wq2_rptr, rq2_wptr;
// synchronize the read pointer into the write-clock domain
sync_r2w sync_r2w
(
.wq2_rptr (wq2_rptr),
.rptr (rptr ),
.wclk (wclk ),
.wrst_n (wrst_n )
); // synchronize the write pointer into the read-clock domain
sync_w2r sync_w2r
(
.rq2_wptr(rq2_wptr),
.wptr(wptr),
.rclk(rclk),
.rrst_n(rrst_n)
); //this is the FIFO memory buffer that is accessed by both the write and read clock domains.
//This buffer is most likely an instantiated, synchronous dual-port RAM.
//Other memory styles can be adapted to function as the FIFO buffer.
fifomem
#(DSIZE, ASIZE)
fifomem
(
.rdata(rdata),
.wdata(wdata),
.waddr(waddr),
.raddr(raddr),
.wclken(winc),
.wfull(wfull),
.wclk(wclk)
); //this module is completely synchronous to the read-clock domain and contains the FIFO read pointer and empty-flag logic.
rptr_empty
#(ASIZE)
rptr_empty
(
.rempty(rempty),
.raddr(raddr),
.rptr(rptr),
.rq2_wptr(rq2_wptr),
.rinc(rinc),
.rclk(rclk),
.rrst_n(rrst_n)
); //this module is completely synchronous to the write-clock domain and contains the FIFO write pointer and full-flag logic
wptr_full
#(ASIZE)
wptr_full
(
.wfull(wfull),
.waddr(waddr),
.wptr(wptr),
.wq2_rptr(wq2_rptr),
.winc(winc),
.wclk(wclk),
.wrst_n(wrst_n)
);
endmodule
2、fifomem.v 生成存储实体,FIFO 的本质是RAM,因此在设计存储实体的时候有两种方法:用数组存储数据或者调用RAM的IP核
module fifomem
#(
parameter DATASIZE = , // Memory data word width
parameter ADDRSIZE = // 深度为8即地址为3位即可,这里多定义一位的原因是用来判断是空还是满,详细在后文讲到
) // Number of mem address bits
(
output [DATASIZE-:] rdata,
input [DATASIZE-:] wdata,
input [ADDRSIZE-:] waddr, raddr,
input wclken, wfull, wclk
); `ifdef RAM //可以调用一个RAM IP核
// instantiation of a vendor's dual-port RAM
my_ram mem
(
.dout(rdata),
.din(wdata),
.waddr(waddr),
.raddr(raddr),
.wclken(wclken),
.wclken_n(wfull),
.clk(wclk)
);
`else //用数组生成存储体
// RTL Verilog memory model
localparam DEPTH = <<ADDRSIZE; // 左移相当于乘法,2^4
reg [DATASIZE-:] mem [:DEPTH-]; //生成2^4个位宽位8的数组
assign rdata = mem[raddr];
always @(posedge wclk) //当写使能有效且还未写满的时候将数据写入存储实体中,注意这里是与wclk同步的
if (wclken && !wfull)
mem[waddr] <= wdata;
`endif
endmodule
3、sync_r2w.v 将 rclk 时钟域的格雷码形式的读指针同步到 wclk 时钟域,简单来讲就是用两级寄存器同步,即打两拍
module sync_r2w
#(
parameter ADDRSIZE =
)
(
output reg [ADDRSIZE:] wq2_rptr, //读指针同步到写时钟域
input [ADDRSIZE:] rptr, // 格雷码形式的读指针,格雷码的好处后面会细说
input wclk, wrst_n
); reg [ADDRSIZE:] wq1_rptr; always @(posedge wclk or negedge wrst_n)
if (!wrst_n) begin
wq1_rptr <= ;
wq2_rptr <= ;
end
else begin
wq1_rptr<= rptr;
wq2_rptr<=wq1_rptr;
end
endmodule
4、sync_w2r.v 将 wclk 时钟域的格雷码形式的写指针同步到 rclk 时钟域
module sync_w2r
#(parameter ADDRSIZE = )
(
output reg [ADDRSIZE:] rq2_wptr, //写指针同步到读时钟域
input [ADDRSIZE:] wptr, //格雷码形式的写指针
input rclk, rrst_n
); reg [ADDRSIZE:] rq1_wptr; always @(posedge rclk or negedge rrst_n)
if (!rrst_n)begin
rq1_wptr <= ;
rq2_wptr <= ;
end
else begin
rq1_wpt <= wptr;
rq2_wptr <= rq1_wptr;
end endmodule
5、rptr_empty.v 将 sync_w2r.v 同步后的写指针与 rclk 时钟域的读指针进行比较生成都空信号
module rptr_empty
#(
parameter ADDRSIZE =
)
(
output reg rempty,
output [ADDRSIZE-:] raddr, //二进制形式的读指针
output reg [ADDRSIZE :] rptr, //格雷码形式的读指针
input [ADDRSIZE :] rq2_wptr, //同步后的写指针
input rinc, rclk, rrst_n
);
reg [ADDRSIZE:] rbin;
wire [ADDRSIZE:] rgraynext, rbinnext;
// GRAYSTYLE2 pointer
//将二进制的读指针与格雷码进制的读指针同步
always @(posedge rclk or negedge rrst_n)
if (!rrst_n) begin
rbin <= ;
rptr <= ;
end
else begin
rbin<=rbinnext; //直接作为存储实体的地址
rptr<=rgraynext;//输出到 sync_r2w.v模块,被同步到 wrclk 时钟域
end
// Memory read-address pointer (okay to use binary to address memory)
assign raddr = rbin[ADDRSIZE-:]; //直接作为存储实体的地址,比如连接到RAM存储实体的读地址端。
assign rbinnext = rbin + (rinc & ~rempty); //不空且有读请求的时候读指针加1
assign rgraynext = (rbinnext>>) ^ rbinnext; //将二进制的读指针转为格雷码
// FIFO empty when the next rptr == synchronized wptr or on reset
assign rempty_val = (rgraynext == rq2_wptr); //当读指针等于同步后的写指针,则为空。
always @(posedge rclk or negedge rrst_n)
if (!rrst_n)
rempty <= 'b1;
else
rempty <= rempty_val; endmodule
6、wptr_full.v 将 sync_r2w.v 同步后的读指针与wclk 时钟域的写指针进行比较生成写满信号
module wptr_full
#(
parameter ADDRSIZE =
)
(
output reg wfull,
output [ADDRSIZE-:] waddr,
output reg [ADDRSIZE :] wptr,
input [ADDRSIZE :] wq2_rptr,
input winc, wclk, wrst_n
);
reg [ADDRSIZE:] wbin;
wire [ADDRSIZE:] wgraynext, wbinnext;
// GRAYSTYLE2 pointer
always @(posedge wclk or negedge wrst_n)
if (!wrst_n)
{wbin, wptr} <= ;
else
{wbin, wptr} <= {wbinnext, wgraynext};
// Memory write-address pointer (okay to use binary to address memory)
assign waddr = wbin[ADDRSIZE-:];
assign wbinnext = wbin + (winc & ~wfull);
assign wgraynext = (wbinnext>>) ^ wbinnext; //二进制转为格雷码
//-----------------------------------------------------------------
assign wfull_val = (wgraynext=={~wq2_rptr[ADDRSIZE:ADDRSIZE-],wq2_rptr[ADDRSIZE-:]}); //当最高位和次高位不同其余位相同时则写指针超前于读指针一圈,即写满。后面会详细解释。
always @(posedge wclk or negedge wrst_n)
if (!wrst_n)
wfull <= 'b0;
else
wfull <= wfull_val; endmodule
7、测试文件
`timescale 1ns /1ns module test();
reg [:] wdata;
reg winc, wclk, wrst_n;
reg rinc, rclk, rrst_n;
wire [:] rdata;
wire wfull;
wire rempty; fifo u_fifo (
.rdata(rdata),
.wfull(wfull),
.rempty(rempty),
.wdata (wdata),
.winc (winc),
.wclk (wclk),
.wrst_n(wrst_n),
.rinc(rinc),
.rclk(rclk),
.rrst_n(rrst_n)
);
localparam CYCLE = ;
localparam CYCLE1 = ; //时钟周期,单位为ns,可在此修改时钟周期。 //生成本地时钟50M
initial begin
wclk = ;
forever
#(CYCLE/)
wclk=~wclk;
end
initial begin
rclk = ;
forever
#(CYCLE1/)
rclk=~rclk;
end //产生复位信号
initial begin
wrst_n = ;
#;
wrst_n = ;
#(CYCLE*);
wrst_n = ;
end initial begin
rrst_n = ;
#;
rrst_n = ;
#(CYCLE*);
rrst_n = ;
end always @(posedge wclk or negedge wrst_n)begin
if(wrst_n=='b0)begin
winc <= ;
rinc <= ;
end
else begin
winc <= $random;
rinc <= $random;
end
end always @(posedge rclk or negedge rrst_n)begin
if(rrst_n=='b0)begin
rinc <= ;
end
else begin
rinc <= $random;
end
end
always@(*)begin
if(winc == )
wdata= $random ;
else
wdata = ;
end
endmodule
8、仿真结果
由于截图篇幅的限制请自己验证仿真。
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