硬件设计:逻辑电平--CML

参考资料：CML信号原理

PECL、LVDS和CML电平

常用逻辑电平及基本输入输出结构

LVDS和CML电平应用区别

　　CML(即Current Mode Logic,也就是电流模式逻辑)电路主要靠电流驱动，也是所有高速数据接口形式中最简单的一种，它的输入与输出的匹配集成在芯片内部，基本不需要外部端接，从而使单板硬件设计更简单、更简洁。

一、CML工作原理

　　1.1、CML输出结构

　　CML接口的输出电路形式是一个差分对，如图1所示。该差分对的集电极电阻为50Ω，输出信号的高低电平切换是通过共发射极差分对的开关控制的，差分对的发射极到地的恒流源典型值为16mA。

图1 CML接口输出电路

　　当CML负载为50Ω上拉电阻时，并且差分对的输入端也为差分信号，所以差分对中的三极管同时只能导通一个，由于恒流源为16mA，所以在集电极电阻上的压降为0.4V，即单端CML输出信号的摆幅为Vcc~(Vcc-0.4V)，其输出波形如图2(a)所示；在这种情况下，差分输出信号摆幅为800mV。

　　当CML输出采用交流耦合至50Ω负载，即表现为在差分对中间连接一个100Ω电阻，同样，差分对中的三极管只能导通一个，所以导通时在集电极电阻上的压降为0.6V，不导通时在集电极上的压降为0.2V，最终波形如图2(b)所示；在这种情况下，差分输出信号摆幅同样为800mV。

图2 CML接负载后的输出波形图

　　1.2、CML输入结构

　　CML接口的输入电路就是一对射极跟随器后跟一个差分放大器，射极跟随器起到隔离，增加驱动能力的作用，上拉的50Ω电阻是为了保证与前级输出电路形成阻抗匹配。

图3 CML接口输入电路

二、CML电路优点

　　2.1、高速(>Gbit/s)

　　CML电路输出晶体管工作在放大区域，这样导致CML信号比采用饱和状态操作的CMOS、LVDS信号拥有更快的开关速度；并且CML输出电路中的恒流源由于具有较小的开关噪声，信号的上升时间和下降时间小，因此CML理论极限速度可达10Gbit/s;图4为LVPECL/LVDS/CML三种逻辑电路功耗及速度比较示意图。

图4 LVPECL/LVDS/CML功耗及速度比较示意图

　　2.2、低功耗(差分输出信号摆幅约为800mV)。

　　2.3、电路简单，几乎不需要外围器件。