最近需要做个小作品,用到了Quartus 18,本人采用vhdl语言进行的开发,过程如下。

1.点击新建一个工程

2.选择工程保存的路径,填写工程名称

3.选择工程类型为空的工程

4.不添加任何文件,直接点next

5.选择设备类型,一定要进行选择,否则后面编译仿真时可能会出错

6.EDA Tools Settings中的仿真工具选择modelsim-altera,格式选择vhdl

7.点击Finish

8.点击新建文件,选择vhdl file

9.编写vhdl语言程序,以一个二四译码器为例(文件名称一定要和器件名称相同)

10.右键单击将写好的文件设置为顶层文件

11.点击Assignments->Settings,点击General选项卡,确定顶层部件是刚刚建立好的部件名称

12.点击Start Analysis & Synthesis,没有报错即可。此时一个vhdl文件就建立成功了。

13.如果你想让刚才的vhdl文件生成为部件,并用它进行画图,那么请进行如下操作:

点击 File->Create/Update->Create symbol files for current file,没有报错即可

这样一个部件就生成了。

14.如果你想用上面的部件画一个顶层图,那么就新建一个Block Diagram/Schematic File

双击空白处可调出Symbol界面,在这里你可以看到自己生成的部件

选中后点击OK即可放置在原理图上,然后进行保存即可。

15.如果你想对生成的部件进行仿真测试,则进行如下操作:

点击Processing->Start->Start Test Bench Template Writer,没有报错即可

新建一个University Program VWF文件

双击左侧空白处,可调出Insert Node or Bus窗口

点击窗口的Node Finder->List-> ">>" ->OK

再次点击OK,输入相应的数据,红框内是设置低电平和高电平的按钮

保存后点击Run Functional Simulation,稍等即可弹出仿真后的界面

这样一个编写代码->生成部件->生成顶层图->仿真测试的流程就完成了。

注意:你想对哪个文件进行仿真,就需要先将哪个文件设置为顶层文件,并进行组建编译,然后重新建立一个VWF文件。

如果在仿真过程中出现了“testbench_vector_input_file option does not exist”的错误,那么请参考如下链接:

https://www.cnblogs.com/UnfriendlyARM/p/9742613.html

本文摘自我的CSDN博客,原文链接https://blog.csdn.net/a154299/article/details/82937062

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