JESD79-5C_v1.30-2024 JEDEC DDR5 SOLID STATE TECHNOLOGY ASSOCIATION 最新内存技术规范

JESD79-5C_v1.30-2024 JEDEC DDR5 SOLID STATE TECHNOLOGY ASSOCIATION 最新DDR5内存技术规范

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JEDEC 技术协会公布新 DDR5 内存规范、更稳定、安全，支持 PRAC 新技术

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JEDEC 技术协会今天发布了新的 JESD79-5C DDR5 SDRAM 内存技术规范，旨在提高可靠性和安全性，并增强从高性能服务器到人工智能和机器学习等新兴技术的性能。

该规范引入了一种创新的解决方案来提高 DRAM 数据完整性，称为PRAC，翻译叫“每行激活计数 ”，当启用了 PRAC 的内存检测到激活次数过多时，它会提醒系统暂停并采取缓解措施来确保设备稳定性。

该规范简单来说包括：

-频率提升至 8800 Mbps（4年前是6400MHz）；

-将内核时序和Tx / Rx AC时序扩展至8800 Mbps，之前版本最高仅支持6400 Mbps时序参数和最高7200 Mbps内核时序的部分片段；

-引入自刷新退出时钟同步（Self-Refresh Exit Clock Sync），以优化I/O训练；

-纳入双芯片封装（DDP）时序；

-弃用部分阵列自刷新（PASR），以解决安全问题；

JEDEC 协会发布最新 JESD79-5C DDR5 SDRAM 标准，旨在提高可靠性和安全性并增强性能，适用于从高性能服务器到 AI 和机器学习等新兴技术在内的各种应用领域。

IT之家从官方获悉，JESD79-5C DDR5 带来的主要功能特性包括：

• 将标准时序参数定义从 6800 Mbps 扩展到 8800 Mbps
• 将 DRAM 内核时序和 Tx / Rx AC 时序扩展至 8800 Mbps，而之前版本最高仅支持 6400 时序参数和最多 7200 个 DRAM 内核时序的部分片段
• 引入自刷新退出时钟同步（Self-Refresh Exit Clock Sync）以优化 I / O 训练
• 纳入双芯片封装 (DDP) 时序
• 为解决安全问题，弃用部分阵列自刷新 (PASR)

JEDEC JC-42 委员会主席 Christopher Cox 指出，“ PRAC 是一种有助于确保 DRAM 数据完整性的综合解决方案，作为 DDR5 更新的一个组成部分。我们正在努力将此功能纳入 JEDEC 内其他 DRAM 产品系列” 。

据介绍，PRAC 即逐行激活计数（Per-Row Activation Counting），旨在改善 DRAM 数据完整性，PRAC 可按字行粒度精确计算 DRAM 激活次数。当支持 PRAC 的 DRAM 检测到激活次数过多时，它就会提醒系统暂停流量并指定时间采取缓解措施。

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