C与Verilog差别

• C没有时钟概念，Verilog有时钟边沿触发。
• C无建立保持时间要求，Verilog要计算建立保持时间，并进行优化
• C与工艺无关，Verilog依赖底层工艺cell,相同代码不同cell差异较大。
• Verilog生成网表链接器件库，做布局布线，C生成可执行代码。
• Verilog周期长，C周期短。
• Verilog有阻塞非阻塞复制，C不存在。
• C有指针，面向对象，Verilog无此概念。
• 都有if，case,for,while循环条件语句。
• Verilog数字电路特点，有触发器，锁存器，
• Verilog用的是EDA工具，高度统一垄断，其他工具无法编译。

• Verilog要考虑功耗，面积，制造成本，制造约束。C无需制造要求。
• C容易修改，再发一个版本，打补丁。Verilog做好后就可以几乎能不在改了。
• 目的不一样，C是为了做一个软件实现一些功能。Verilog目的是做个硅片，逻辑FPGA，芯片，实现一些硬件的特定功能。