数字信号处理专题（1）——DDS函数发生器环路Demo

一、前言

　　会FPGA硬件描述语言、设计思想和接口协议，掌握些基本的算法是非常重要的，因此开设本专题探讨些基于AD DA数字信号处理系统的一些简单算法，在数字通信 信号分析与检测等领域都会或多或少有应用。我们还是从老生常谈的DDS函数发生器开始，讲解DAC ADC基本使用以及DDS算法原理与设计方式。

二、设计预期

功能：基于ROM的频率可调DDS正弦函数发生器

　　DAC ADC型号与设计参数：DAC为AD9708，更新速率125MSPS，精度8bit；ADC为AD9280，采样率32MSPS，精度8bit。由于ADC采样率限制，设计使用32MHZ频率时钟更新与采样数据，并将ROM深度定义为1024.

　　验证手段：MATLAB产生正弦函数，经过8bit量化后存储在ROM中，数据经过DAC 电缆 ADC环回到FPGA，ILA抓取ADC接收数据波形，观察对比发送与接收数据是否相近。

三、DDS原理

　　这里只介绍DDS的基本思想，关于详细原理，请参考：【图文】DDS原理_百度文库 https://wenku.baidu.com/view/11cfbf85a0116c175f0e4818.html

　　实际上，DDS的核心就是将正弦或余弦函数存储在ROM中，利用相位累加特性通过采用不同的步长对ROM寻址的方式产生频率可调正弦波。另外需要注意产生信号的频率范围要满足奈奎斯特采样定理，该定理支持若想无失真恢复原始信号，采样频率必须大于等于信号最高频率成分的2倍。反过来说：产生信号的最高频率小于等于采样率的1/2.采样频率即为FPGA是时钟频率。为防止信号混叠，一般取最高频率成分的1/3.

四、MATLAB产生正弦序列.coe文件及ROM初始化

　　MATLAB产生频率为1/2*pi标准正弦序列。验证无误后，在VIVADO中调用Block Memory Generator IP核，配置为单口ROM，使用刚才产生的系数文件初始化ROM地址数据。

五、DAC ADC驱动

　　该设计使用的DAC ADC均为为低速并口转换芯片，无需配置，只要FPGA给出时钟信号，并输出/入并行数据即可。根据AD9708 datasheet时序图，其在时钟上升沿采样，故FPGA在输出时钟下降沿更新数据可满足建立与保持时间要求。ADC同样上升沿开始更新数据，接收端在时钟是上升沿采集数据，这样每一时钟周期可以采到上一拍送出的数据。

六、函数发生器及测试工程设计

 `timescale 1ns / 1ps

 module sin_generator#(parameter FCW_W = ,
                                 DAC_W = )
  (
     input               clk,//DAC采样时钟 由PLL产生
     input               rst_n,

     input  [FCW_W-:]  fcw,
     output [DAC_W-:]  dac_data,
     output              dac_clk
     );

 reg [ (FCW_W-):]  sum     ;
 wire [:] addra;
 //reg [9:0] addra;//地址测试信号
 wire ena;
 wire [:] douta;

   //相位累加器
   //时钟下降沿产生数据 DAC上升沿采样
 always @(negedge clk or negedge rst_n )begin
     if(rst_n==) begin
         sum <= ()  ;
     end
     else begin
         sum <= (sum+fcw)  ;
     end
 end

 assign addra = sum[FCW_W--:];

 //rom地址测试
 /*always @(posedge clk or negedge rst_n )begin
     if(rst_n==0) begin
         addra <= (0)  ;
     end
     else begin
         addra <= (addra+1)  ;
     end
 end*/

 blk_mem_gen_0 u_bram (
   .clka(clk),    // input wire clka
   .ena(ena),      // input wire ena
   .addra(addra),  // input wire [9 : 0] addra
   .douta(douta)  // output wire [7 : 0] douta
 );
 assign ena = 'b1;
 //输出信号
 assign dac_data = douta;
 assign dac_clk = ~clk;

 endmodule

sin_generator

　　函数发生器模块由输入端口fcw数值确定频率控制字。测试工程顶层包括差分时钟转单端时钟原语，用于产生DAC ADC时钟的PLL 函数发生器模块，生成特定频率控制字的VIO IP核，还有接收端ADC数据采样逻辑以及ILA 调试IP核。

 `timescale 1ns / 1ps

 module DDS_Demo_top
 #(parameter AD_DA_W = )
     (
     input sys_clk_p,
     input sys_clk_n,
     input rst_n,

     output [AD_DA_W-:] DAC_data,
     output DAC_clk,

     input [AD_DA_W-:] ADC_data,
     output ADC_clk
     );

 localparam FCW_W = ;

 wire sys_clk_ibufg;
 wire clk_dac,clk_adc;
 reg [ (AD_DA_W-):]  data_ad     ;

 wire [FCW_W- : ] probe_out0;
 wire [AD_DA_W*-:] probe0;

 //ADC接口信号
 //ADC在时钟上升沿后送出数据，FPGA下一个上升沿采样
 assign ADC_clk = clk_adc;

 always @(posedge clk_adc or negedge rst_n )begin
     if(rst_n==) begin
         data_ad <= ()  ;
     end
     else begin
         data_ad <= (ADC_data)  ;
     end
 end

 /***************************************子模块例化***************************************/
 IBUFGDS #
 (
 .DIFF_TERM ("FALSE"),
 .IBUF_LOW_PWR ("FALSE")
 )
 u_ibufg_sys_clk
 (
 .I (sys_clk_p),
 .IB (sys_clk_n),
 .O (sys_clk_ibufg)
 );

 clk_wiz_0 u_pll
    (
     // Clock out ports
     .clk_out1(clk_dac),         // output clk_out1
     .clk_out2(clk_adc),         // output clk_out2
     // Status and control signals
     .resetn(rst_n),             // input resetn
     .locked(),                  // output locked
    // Clock in ports
     .clk_in1(sys_clk_ibufg));   // input clk_in1

 sin_generator#(.FCW_W(FCW_W),
                .DAC_W(AD_DA_W))
 u_sin_gen
  (
     .clk      (clk_dac)  ,//DAC采样时钟 由PLL产生
     .rst_n    (rst_n)  ,
     .fcw      (probe_out0)  ,
     .dac_data (DAC_data)  ,
     .dac_clk  (DAC_clk)  //由clk_dac产生
     );

 //debug cores
 vio_0 u_vio (
   .clk(clk_dac),                // input wire clk
   .probe_out0(probe_out0)  // output wire [15 : 0] probe_out0
 );

 ila_0 u_ila (
     .clk(clk_adc), // input wire clk
     .probe0(probe0) // input wire [15:0] probe0
 );

 assign probe0[:] = DAC_data;
 assign probe0[:] = ADC_data;

 endmodule

DDS_Demo

　　最后添加引脚约束文件：

 #################################clock && reset###############################################
 create_clock -period  [get_ports sys_clk_p]
 set_property PACKAGE_PIN R4 [get_ports {sys_clk_p}]
 set_property IOSTANDARD DIFF_SSTL15 [get_ports {sys_clk_p}]

 set_property PACKAGE_PIN T6 [get_ports rst_n]
 set_property IOSTANDARD LVCMOS15 [get_ports rst_n]

 #####################DAC PIN connect J4 expansion interface##########################
 set_property PACKAGE_PIN H14 [get_ports {DAC_clk}]
 set_property IOSTANDARD LVCMOS33 [get_ports {DAC_clk}]

 set_property PACKAGE_PIN J14 [get_ports {DAC_data[]}]
 set_property IOSTANDARD LVCMOS33 [get_ports {DAC_data[]}]
 set_property PACKAGE_PIN H15 [get_ports {DAC_data[]}]
 set_property IOSTANDARD LVCMOS33 [get_ports {DAC_data[]}]
 set_property PACKAGE_PIN J15 [get_ports {DAC_data[]}]
 set_property IOSTANDARD LVCMOS33 [get_ports {DAC_data[]}]
 set_property PACKAGE_PIN G13 [get_ports {DAC_data[]}]
 set_property IOSTANDARD LVCMOS33 [get_ports {DAC_data[]}]
 set_property PACKAGE_PIN H13 [get_ports {DAC_data[]}]
 set_property IOSTANDARD LVCMOS33 [get_ports {DAC_data[]}]
 set_property PACKAGE_PIN J21 [get_ports {DAC_data[]}]
 set_property IOSTANDARD LVCMOS33 [get_ports {DAC_data[]}]
 set_property PACKAGE_PIN J20 [get_ports {DAC_data[]}]
 set_property IOSTANDARD LVCMOS33 [get_ports {DAC_data[]}]
 set_property PACKAGE_PIN G16 [get_ports {DAC_data[]}]
 set_property IOSTANDARD LVCMOS33 [get_ports {DAC_data[]}]

 #####################ADC PIN connect J4 expansion interface##########################

 set_property PACKAGE_PIN D22 [get_ports {ADC_clk}]
 set_property IOSTANDARD LVCMOS33 [get_ports {ADC_clk}]

 set_property PACKAGE_PIN G21 [get_ports {ADC_data[]}]
 set_property IOSTANDARD LVCMOS33 [get_ports {ADC_data[]}]
 set_property PACKAGE_PIN G22 [get_ports {ADC_data[]}]
 set_property IOSTANDARD LVCMOS33 [get_ports {ADC_data[]}]
 set_property PACKAGE_PIN H20 [get_ports {ADC_data[]}]
 set_property IOSTANDARD LVCMOS33 [get_ports {ADC_data[]}]
 set_property PACKAGE_PIN G20 [get_ports {ADC_data[]}]
 set_property IOSTANDARD LVCMOS33 [get_ports {ADC_data[]}]
 set_property PACKAGE_PIN J22 [get_ports {ADC_data[]}]
 set_property IOSTANDARD LVCMOS33 [get_ports {ADC_data[]}]
 set_property PACKAGE_PIN H22 [get_ports {ADC_data[]}]
 set_property IOSTANDARD LVCMOS33 [get_ports {ADC_data[]}]
 set_property PACKAGE_PIN K21 [get_ports {ADC_data[]}]
 set_property IOSTANDARD LVCMOS33 [get_ports {ADC_data[]}]
 set_property PACKAGE_PIN K22 [get_ports {ADC_data[]}]
 set_property IOSTANDARD LVCMOS33 [get_ports {ADC_data[]}]

clk_pin

七、实验结果分析

　　依据之前的参数和DDS信号频率公式，所生成正弦函数频率最好在32/2^16~32/3MHZ之内，使用VIO改变频率控制字数值，观察ILA抓取的发送与接收数据模拟形式波形。任意给出三组频率范围内波形，频率依次由低到高。

　　总体来讲还是比较简单。搭建好DAC ADC环路，后面可以验证些滤波 同步算法，或者做些数字频率计、示波器之类的实用设计。