system verilog中的类型转换（type casting）、位宽转换（size casting）和符号转换（sign casting）

• 类型转换

verilog中，任何类型的任何数值都用来给任何类型赋值。verilog使用赋值语句自动将一种类型的数值转换为另一种类型。

例如，当一个wire类型赋值给一个reg类型的变量时，wire类型的数值（包括四态数值，电平强度，多驱动解析）自动转换为reg类型（有4态数值，但没有电平强度和多驱动解析）。

如果一个real类型被赋值给一个reg类型的变量，浮点数值自动截取为reg字长能够表达的整型数值。

下面这个例子里面，使用临时变量将一个浮点类型结果转换为一个64比特整型值，然后将这个整型值与另一个整型数据相加，结果赋值给一个64比特的reg变量。

1 reg [63:0] a, y, temp;
2 real r;
3 temp = r**3; // convert result to 64-bit integer
4 y = a + temp;

system verilog将verilog的自动转换进行了扩展，增加了一个类型转换操作符。类型转换操作符允许设计者在表达式的任意一个地方指定一次类型转换。类型转换操作符的语法为：

type’(expression)

注意与C的类型转换操作符不同（C中为type(expression))。

使用system verilog类型和类型转换，上述的verilog例子可以减少使用临时变量，具体如下：

1 longint a, y;
2 real r;
3 y = a + longint'(r**3);

• 位宽转换

在verilog中，表达式的位宽由操作数、操作符和上下文决定。system verilog也遵守同样的规则，不过有所扩展。

system verilog允许一个表达式的位宽转换为一个不同的位宽，可以对一个表达式或者一个操作结果进行一个明确的位宽转换。

位宽转换操作符的语法为：

size’(expression)

一些类型转换的例子：

 logic [:] a, b, c, sum; // 16 bits wide
 logic carry; // 1 bit wide
 sum = a + ’(); // cast operand
 {carry,sum} = ’(a + ); // cast result
 sum = a + ’(b - ) / c; // cast intermediate result

如果表达式被转换为一个更小的位宽，则表达式中左边最高位的比特被截取。如果表达式被转换为一个较大的位宽，则表达式进行左边位扩展：无符号数左边扩展0，有符号数左边扩展符号位。

这些规则与一个表达式被赋值为另一个位宽的表达式时的位宽转换规则相同。

• 符号转换

system verilog在确定表达式结果是否有符号时，规则与verilog相同。system verilog同样允许对一个数值进行明切的符号转换。

符号转换的语法如下：

 signed’(expression)
 unsigned’(expression)

一些符号转换的例子如下：

 sum = signed’(a) + signed’(a); // cast operands
 if (unsigned'(a-b) <= 5)    // cast intermediate result
    ......

system verilog的符号转换操作符与verilog的系统函数$signed和$unsigned功能一样。符号转换是可综合的。