实现1sym转换成2个sym送给CVI（VGA数据）

CVI的时序如下 ：de指示数据有效。

从下面的程序看，同步码的长度不会影响对有效数据的判断。同步码的作用更多的是用于计算行及一行的像素数目。
方案一：
  1     module vga_1sym_2_2sym(
     input clk_i,
     input rst_p,
     input [:] data_i,
     input h_sync_i,
     input v_sync_i,
     input de_i ,

     output [:] data_o,
     output [:] h_sync_o,
     output [:] v_sync_o,
     output [:] de_o,
     output vga_clk_o

     );

  wire ctrl_clk;
   wire vga_clk;
   wire vga_clk_dvi2;
   clkctrl u0_clkctrl (
         .inclk  (clk_i),  //  altclkctrl_input.inclk
         .outclk (ctrl_clk)  // altclkctrl_output.outclk
     );
     iopll u0 (
         .rst      (rst_p),      //   reset.reset
         .refclk   (ctrl_clk),   //  refclk.clk
         .locked   (),   //  locked.export
         .outclk_0 (vga_clk),  // outclk0.clk
         .outclk_1 (vga_clk_dvi2)  // outclk0.clk
     );     

     reg [:] data_r;
     reg [:] vga_data_dly2;
     reg [:] vga_data_dly3;
     reg h_sync_r = ;
     reg v_sync_r = ;
     reg de_r  = ;
     always @( posedge vga_clk )
     begin
             data_r <= data_i;
             h_sync_r <= h_sync_i;
             v_sync_r <= v_sync_i;
             de_r <= de_i;
     end
 //    reg [1:0] de_dly = 2'b00;
 //    always @( posedge vga_clk )
 //    begin
 //                    de_dly[1:0] <= {de_dly[0],de_i};
 //    end
 //    wire pos_de = (de_dly[1:0] == 2'b01 );
     reg h_l_cnt = 'b0;
     always @( posedge vga_clk )
     begin
 //            if( pos_de )
 //                    h_l_cnt <= 1'b1;
 //            else
                     h_l_cnt <= ~h_l_cnt;
     end
     reg [:]data_r2 = ;
     reg [:] h_sync_r2 = 'b00;
     reg [:] v_sync_r2 = 'b00;
     reg [:] de_r2 = 'b00;
     always @( posedge vga_clk )
     begin
             if( h_l_cnt ) begin
                     data_r2[:] <= data_r;
                     h_sync_r2[] <= h_sync_r;
                     v_sync_r2[] <= v_sync_r;
                     de_r2[] <= de_r;

             end else begin

                     data_r2[:] <= data_r;
                     h_sync_r2[] <= h_sync_r;
                     v_sync_r2[] <= v_sync_r;
                     de_r2[] <= de_r;
             end
     end
     reg vga_cvi_valid = ;
     always @( posedge vga_clk )
     begin
             if( ~h_l_cnt )
                     vga_cvi_valid <= 'b1;
             else
                     vga_cvi_valid <= 'b0;        

     end

 //    assign data_o = data_r2;
 //    assign h_sync_o = h_sync_r2;
 //    assign v_sync_o = v_sync_r2;
 //    assign de_o = de_r2;

    wire rd_empty;
    wire [:] fifo_dout;
    reg [:] rd_empty_r = 'b00;
    wire rd_en ;
     fifo_w22 u0_fifo_w22 (
         .data    ({data_r2,h_sync_r2,v_sync_r2,de_r2}),    //  fifo_input.datain
         .wrreq   (vga_cvi_valid),   //            .wrreq
         .rdreq   (rd_en),   //            .rdreq
         .wrclk   (vga_clk),   //            .wrclk
         .rdclk   (vga_clk_dvi2),   //            .rdclk
         .q       (fifo_dout),       // fifo_output.dataout
         .rdempty (rd_empty), //            .rdempty
         .wrfull  ()   //            .wrfull
     );
     always @( posedge vga_clk_dvi2 )
     begin
             rd_empty_r <= {rd_empty_r[],rd_empty};
     end
     assign rd_en =  ~rd_empty_r[];
     assign {data_o,h_sync_o,v_sync_o,de_o} = fifo_dout;
     assign vga_clk_o = vga_clk_dvi2;
     endmodule
     

现在用一种更简单的方式即可实现，

方案二：

module vga_1sym_2_2sym(
    input clk_i,
    input rst_p,
    input [:] data_i,
    input h_sync_i,
    input v_sync_i,
    input de_i ,

    output [:] data_o,
    output [:] h_sync_o,
    output [:] v_sync_o,
    output [:] de_o,
    output vga_clk_o,
    output vga_valid_o

    );reg [:] data_r;
    reg [:] vga_data_dly2;
    reg [:] vga_data_dly3;
    reg h_sync_r = ;
    reg v_sync_r = ;
    reg de_r  = ;
    always @( posedge vga_clk )
    begin
            data_r <= data_i;
            h_sync_r <= h_sync_i;
            v_sync_r <= v_sync_i;
            de_r <= de_i;
    end
//    reg [1:0] de_dly = 2'b00;
//    always @( posedge vga_clk )
//    begin
//                    de_dly[1:0] <= {de_dly[0],de_i};
//    end
//    wire pos_de = (de_dly[1:0] == 2'b01 );
    reg h_l_cnt = 'b0;
    always @( posedge vga_clk )
    begin
//            if( pos_de )
//                    h_l_cnt <= 1'b1;
//            else
                    h_l_cnt <= ~h_l_cnt;
    end
    reg [:]data_r2 = ;
    reg [:] h_sync_r2 = 'b00;
    reg [:] v_sync_r2 = 'b00;
    reg [:] de_r2 = 'b00;
    always @( posedge vga_clk )
    begin
            if( h_l_cnt ) begin
                    data_r2[:] <= data_r;
                    h_sync_r2[] <= h_sync_r;
                    v_sync_r2[] <= v_sync_r;
                    de_r2[] <= de_r;

            end else begin

                    data_r2[:] <= data_r;
                    h_sync_r2[] <= h_sync_r;
                    v_sync_r2[] <= v_sync_r;
                    de_r2[] <= de_r;
            end
    end
    reg vga_cvi_valid = ;
    always @( posedge vga_clk )
    begin
            if( ~h_l_cnt )
                    vga_cvi_valid <= 'b1;
            else
                    vga_cvi_valid <= 'b0;        

    end

    assign data_o =  data_r2 ;
    assign h_sync_o =  h_sync_r2 ;
    assign v_sync_o = v_sync_r2 ;
    assign de_o = de_r2 ;
    assign vga_clk_o = vga_clk;
    assign vga_valid_o = vga_cvi_valid;
end

该实现过程与方案一相比，节省了PLL和FIFO，但输出了一个vga_valid_o信号，该信号连接到CVI的vid_datavalid信号。以下是vid_datavalid信号的定义：

意思是，CVI II IP核只在vid_datavalid为高电平时，才会读取vid信号，该信号用于CVI支持视频信号的过采样。也就是同一个像素对应多个时钟的情况下，只需要一个时钟的数据即可。

　　原本我的想法是让vid_datavalid始终保持高电平状态，通过vga_cvi_valid信号控制de_o翻转，间隔一个时钟数据有效一次(其实在实现时v_sync_o,h_sync_o都有翻转，目前觉得可能不翻转h,v信号也许可行)，但是画面很不正常。de_o的作用是指示vid_data是有效数据。

方案三：

尝试上面提到的h,v不翻转。保持vid_datavalid始终为高电平。

经过验证，可能不行。