二、verilogHDL行为描述建模

1、综合器：

　　能把行为级的verilog模块自动转换为门级结构的工具叫做综合器（synthsis tool）

2、verilog网表（verilog netlist）：

　　电路结构可以用门级verilog语言来表示，我们把它称为verilog网表。

3、测试文件编写：

　　test_bench可以编写成 .tf 和 .v 文件，通常我们编写成.tf文件。

　　注意：似乎.v文件的测试只能用于字符串输出显示而不能显示波形

4、逻辑综合：

　　就现在的水平而言，就是把现在的HDL程序转化成门级结构网表，而不是真实具体的门级电路。

　　依照门级结构网表，利用FPGA制造厂商的布局布线工具，就可以生成具体的门级电路了。

5、用户定义原语（UDP:user define primitives）

　　可以利用UDP来定义拥有自己特色的用于仿真的基本逻辑元件模块并建立相应的原语库。与一般的用户模块相比，UDP更为基本，他只能描述简单的能用真值表表示的组合或时序逻辑。

6、定义UDP的方法：　　

　　primitive 元件名（输入端口名，输入端口名1，输入端口名2，·······）

　　　　output 输出端口名;

　　　　input　输入端口名;

　　　　reg     输出端口名;

　　initial　　

　　　　begin

　　　　　　输出端口寄存器或时序逻辑内部寄存器初始值（0,1，x）

　　　　end

　　table

　　　　//输入1　　输入2　　输入3　　······　　 ：输出

　　　　逻辑值　　逻辑值　　逻辑值　　······　　:逻辑值;

　　　　逻辑值　　逻辑值　　逻辑值　　······　　:逻辑值;

　　　　逻辑值　　逻辑值　　逻辑值　　······　　:逻辑值;

　　　　······　　   ······　　  ·······       ······     ：······;

　　endtable

endprimitive

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