关于simulink hdlcoder的优化问题

HDL Block Properties中包含有多个优化选项。

1，delay balance

当其他分支优化过后，可能会引入一个或几个周期的delay，这时候需要在与其并行的几条信号路径上也加上delay使信号延迟时间与原来保持一致。

2，ConstrainedOutputPipeline

可以指定输出寄存器有几级，指定之后分布式pipeline就不会把这些指定的寄存器给重新分布了。如果输出端寄存器少于指定的级数，就会报告实际的和要求的差距有多少。

3，Distributed Pipelining

只有在distributed pipelining开启并且outputpipeline级数大于0，才会有优化效果，matlab会自动把register distribute，这样就会减少关键路径延时，提升系统速度性能。

4，DSPStyle

dspstyle 会把模块中的乘法综合成用乘法器实现，不开的话会用logic实现。

5，LoopOptimization

loop optimization 选项会把循环展开或者变成流水线实现，展开就是全并行这样速度就快，流水线会省资源，但是耗时间。

6，待续。。。。