jchdl - RTL实例 - AndReg

https://mp.weixin.qq.com/s/p4-379tBRYKCYBk8AZoT8A

 

输入两组线相与，结果输出到寄存器。

 

参考链接

https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/example/AndReg.java

 

1.创建AndReg.java, 并生成构造方法和logic()方法

略

 

2. 根据逻辑原理，添加输入输出接口

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输入输出线作为类成员存在。使用注解标明是input port还是output port。

 

3. 在构造方法中搜集输入输出线并调用construct()方法

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首先调用父类即Module类的构造方法，以构建模块hierarchy。

然后逐个把输入输出参数与input/output port对应上。

然后调用construct()方法构造模块（调用一次logic()方法，搜集模块的assign/always代码块、子模块）。

 

4. 在logic()方法中创建assign/always代码块，以及子模块

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这里包含一个always代码块：当发生a, b的变化事件时，执行lambda表达式的方法，以更新r的值。

 

事件类型相同，则可以使用如下形式：

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另外，lambda表达式的各种形式都是支持的。

 

5. 创建inst静态方法方便后续使用

略

 

6. 创建main方法执行验证

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运行结果为：

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7. 生成Verilog

生成定制化模块名：

略

 

调用toVerilog()方法生成Verilog实现。

略

 

执行结果如下：

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