Verilog模块概念和实例化#转载自Jason from Lofter

Verilog模块概念和实例化

模块的概念

模块（module）是verilog最基本的概念，是v设计中的基本单元，每个v设计的系统中都由若干module组成。

1、模块在语言形式上是以关键词module开始，以关键词endmodule结束的一段程序。

2、模块的实际意义是代表硬件电路上的逻辑实体。

3、每个模块都实现特定的功能。

4、模块的描述方式有行为建模和结构建模之分。

5、模块之间是并行运行的。

6、模块是分层的，高层模块通过调用、连接低层模块的实例来实现复杂的功能。

7、各模块连接完成整个系统需要一个顶层模块（top-module）。

无论多么复杂的系统，总能划分成多个小的功能模块。系统的设计可以按照下面三个步骤进行：

（1）把系统划分成模块；

（2）规划各模块的接口；

（3）对模块编程并连接各模块完成系统设计。

模块的结构

module <模块名>（<端口列表>）；

<定义>

<模块条目>

endmodule

其中：

<模块名>是模块唯一的标识符；

<端口列表>是输入、输出和双向端口的列表，这些端口用来与其他模块进行连接。

<定义>是一段程序，用来指定数据对象为寄存器型、存储器型、线型以及过程块，诸如函数块和任务块；

<模块条目>也是一段程序，将上面<定义>和<端口>组合起来，是说明这个模块要做什么的语句；

endmodule之后没有分号。

模块的调用

在做模块划分时，通常会出现这种情形：某个大的模块中包含了一个或多个功能子模块。verilog是通过模块调用或称为模块实例化的方式来实现这些子模块与高层模块的连接的。

调用模块实例的一般形式为：

<模块名><参数列表><实例名>（<端口列表>）;

module_nameinstance_name(port_associations) ;

其中参数列表是传递到子模块的参数值，参数传递的典型应用是定义门级时延。

信号端口可以通过位置或名称关联；但是关联方式不能够混合使用。

port_expr          //位置关联

.PortName (port_expr)      //名称关联

定义模块：module Design(端口1，端口2，端口3……);

1）引用时，严格按照模块定义的端口顺序来连接，不用标明原模块定义时规定的端口名。

Design u_1(u_1的端口1，u_1的端口2，u_1的端口3，u_1的端口……)；//和Design对应

2）引用时用”.”符号，标明原模块定义时规定的端口名：

Design u_2(    .(端口1(u_1的端口1),

.(端口2(u_1的端口2),

.(端口3(u_1的端口3),

……  );  //建议：在例化的端口映射中采用名字关联，这样，当被调用的模块管脚改变时不易出错。

eg.

module and (C,A,B);

input A,B;

output C;

...

and A1 (T3,A,B); //实例化时采用位置关联，T3对应输出端口C，A对应A，B对应B。

and A2 (     .C(T3),

.A(A),

.B(B) )；//实例化时采用名字关联，.C是and器件的端口，其与信号T3相连

port_expr 可以是以下的任何类型：

1) 标识符（reg 或net ）如 .C（T3），T3 为wire 型标识符。

2) 位选择，如 .C（D[0]），C 端口接到D 信号的第0bit 位。

3) 部分选择，如 .Bus （Din[5：4]）。

4) 上述类型的合并，如 .Addr（{ A1，A2[1：0]}。

5) 表达式（只适用于输入端口），如 .A （wire Zire = 0 ）。

参数传递：引用模块时，注意对运用参数编写的模块的灵活引用。

eg.

module Decoder(A,F);

parameterWidth=1,Polarity=1;

…….

endmodule

引用时：

module Top;

wire[3:0] A4;

wire[4:0] A5;

wire[15:0] F16;

wire[31:0] F32;

Decoderu_D1(A4,F16);    //u_D1使用默认参数，Width为1，Polarity为1

Decode #(4,0) u_D2(A4,F16);   //u_D2的Width为4，Polarity为0

#（4,0）这个参数改变方法是内容对应于被引用的module的，参数的改变还可以像module的引用一样使用”.”：

module_name #( .parameter_name(para_value),.parameter_name(para_value)) inst_name (port map);

悬空端口的处理

在实例化中，可能有些管脚没用到，可在映射中采用空白处理。

eg.

DFF d1 (     .Q(QS),

.Qbar ( ),

.Data (D ) ,

.Preset ( ), // 该管脚悬空

.Clock (CK) ); //名称对应方式。

输入管脚悬空，该管脚输入为高阻 Z，

输出管脚悬空，该管脚废弃不用。