数字电路建模 - jchdl
- Java语言
- Java生态
- 先进的并不断演进的编程理念。各种设计模式、架构,基于Java衍生出来。
- 开放的Java社区。基于Java的开源项目众多、层出不穷。Java社区奉行开放的文化,源源不断的产生各种开放的资源。相较之下,IC生态则由于较高的专业门槛,而在很大意义上是封闭的。
- 强大的工具支持。开发环境有Eclipse/Netbeans/Intellij IDEA等强大的工具,相较之下Verilog使用的vim和EDA编辑工具犹如处在石器时代。其他如UML建模工具可以实现建模之后直接转化为Java代码,代码结构可视化工具可以直接分析Java代码生成结构图等。
- 品类繁多且仍在不断增加的各种库:每一种库即是对一个方面的赋能。
- 先进的Java虚拟机(JVM):JVM已经成为很多想要实现跨平台的语言的首选后端。很多新生的语言都是基于JVM设计,代码最终生成与Java一样的字节码(class)文件,供Java虚拟机解释运行。
- 门和开关层(GSL)建模模型,可以基于建模方法论(Methodology)进行建模(model a hardware model);
- 门和开关层(GSL)模型验证,可以直接运行查看运行结果进行验证;
- GSL模型转化为Verilog语言;
- RTL层建模模型,与Verilog很贴近;
- RTL层模型验证,可以直接运行查看运行结果进行验证;
- RTL层模型转化为Verilog语言;
- GSL模型验证,基于值的传播。值的变化在线和节点上进行传播,如果值没有变化则不会进行传播(可以避免拓扑中的环导致的死循环)。
- RTL模型验证,基于事件驱动模型,参考Verilog event schedule机制。当有wire或reg的值变化,而又有依赖这个reg和wire的逻辑时,则执行这段逻辑。逻辑的执行又导致新的事件产生。在一个time slot中,一直执行,直到没有新的事件产生为止。
- 使用Intellj IDEA等IDE提供的断点功能,在执行时停下来观察变量的值。也可以单步执行、步入、步出等功能跟踪代码执行流程。
- 使用Junit库进行单元测试。
- 使用log机制,记录执行过程中的log,执行完成之后再行分析。
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