FPGA 竞争与冒险

一，概念

在数字电路设计时，无论是组合、时序，还是FPGA电路中，都需要考虑竞争冒险现象（Race and Competition）。

竞争：由于信号在传输和处理过程中经过不同的逻辑门、触发器或逻辑单元时产生时差，造成信号的原变量和反变量状态改变的时刻不一致，这种现象称为竞争（Race）。

冒险：由于竞争而引起电路输出信号中出现了非预期信号，产生瞬间错误的现象称为冒险（Competition）。表现为输出端出现了原设计中没有的窄脉冲，常称为毛刺（Burr）。

关系：有竞争不一定产生冒险，但有冒险就一定有竞争。

分类：竞争分为临界竞争和非临界竞争。冒险分为静态冒险和动态冒险。

临界竞争：产生暂时或永久性错误输出。

非临界竞争：没有导致冒险发生，或虽有冒险发生但不会产生错误输出，不影响系统的工作的竞争。

静态冒险：输入信号变化前后，输出的稳态值一样，但在输入信号变化时，输出信号产生了毛刺。在组合逻辑电路中，由于产生冒险的原因不同又分为功能冒险和逻辑冒险。

动态冒险：输入信号变化前后，输出的稳态值不同，并在边沿处出现了毛刺，即输入变化输出应变化的情况下，输出在变化的过程中产生了短暂的错误输出的现象。

产生原因:

组合逻辑电路中，产生竞争冒险的主要原因是时延。

时序逻辑电路中，产生竞争冒险的原因主要有两个方面：1，组合逻辑电路部分可能发生的竞争冒险现象。2，存储电路工作过程中发生的竞争冒险。同步时序电路不存在竞争现象。异步时序电路中，当输入信号和时钟信号同时改变是，而且是通过不同路径到达同意触发器时，就有可能导致竞争冒险。

FPGA中：在FPGA中，延时主要是由连 线的长短和逻辑单元的数目决定的，同时还受器件的制造工艺、工作电压、温度等因素影响。信号的电平转换也需要一定的过渡时间。由于FPGA以及其他的 CPLD器件内部的分布电容和电感不能过滤电路中的毛刺，从而使得毛刺逐级传递，对电路早晨的影响更加突出。即使是在最简单的逻辑运算中，如果出现多路信 号同时跳变的情况，在通过内部走线以后，也一定会产生毛刺。

二，消除方法

1，组合逻辑电路中

（1）加选通脉冲信号
（2）修改逻辑设计（增加乘积项法）
（3）输出端并联电容器（电容滤出法）
（4）卡诺图法
（5）加封锁脉冲

2，时序逻辑电路中

（1）修改电路法（加D触发器）
（2）信号同步法
（3）信号延时同步法
（4）灵活运用时钟信号法
（5）状态机控制法