arm汇编：ldr,str,ldm,stm,伪指令ldr

ldr,str,ldm,stm的命名规律：

这几个指令命名看起来不易记住，现在找找规律。

指令	样本	效果	归纳名称解释
ldr Rd,addressing	ldr r1,[r0]	addressing to Rd [mem to reg]	load to register
str Rd,addressing	str r1,[r0]	Rd ro addressing [reg to mem]	store register
ldm Rn,reglist	ldmfd sp!,{r0-r7,pc}	*sp to reglist[mem to reg]	load to reglist
stm Rn,reglist	stmfd sp!,{r0-r7,lr}	reglist to *sp[reg to mem]	store reglist
因此ldr,str,ldm,stm的命名均是以reg寄存器为主体，ld表示load装载寄存器，st表示store保存寄存器。 装载的源头、保存的去处就是内存了。

ldr同时还是伪指令，这时必然形为：  ldr reg, =expr 。expr可以是一个32位立即数，也可以是一个标号。

ldr意为大范围地址读取指令，并且读的是基于pc的相对偏移的地址值。

adr为小范围地址读取伪指令，将基于PC相对偏移的地址值读取到寄存器中。adr register,exper

可用于进行程序跳转，也可用于在数据池中查找数据。

adr r0,DispTab   ;加载转换表地址到r0。
; DispTab编译后是一个固定的地址，这个地址后的空间存放了N个单位的数据。程序运行起来后的地址和编译地址或有不同。这个指令加载的是运行时的地址。
ldrb r1,[r0,r2]  ;以r2的值为偏移量，读取转化表中的数据到r1中。

....

DispTab　　
　　DCB 0xc0,0xf9,0xa4,0xb0

adlr为中范围地址读取伪指令，比adr可读取的地址范围更大。

;=================
; Memory control
;=================
BWSCON      EQU  0x48000000     ;Bus width & wait status
BANKCON0    EQU  0x48000004     ;Boot ROM control
BANKCON1    EQU  0x48000008     ;BANK1 control
BANKCON2    EQU  0x4800000c     ;BANK2 control
BANKCON3    EQU  0x48000010     ;BANK3 control
BANKCON4    EQU  0x48000014     ;BANK4 control
BANKCON5    EQU  0x48000018     ;BANK5 control
BANKCON6    EQU  0x4800001c     ;BANK6 control
BANKCON7    EQU  0x48000020     ;BANK7 control
REFRESH     EQU  0x48000024     ;DRAM/SDRAM refresh
BANKSIZE    EQU  0x48000028     ;Flexible Bank Size
MRSRB6      EQU  0x4800002c     ;Mode register set for SDRAM Bank6
MRSRB7      EQU  0x48000030     ;Mode register set for SDRAM Bank7
;要设置的mem控制寄存器，共13个。
;*******************************************
;
    ;in init.s

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SetMemController

　　adrl    r0, SMRDATA
    ldr    r1,=BWSCON    ;BWSCON Address
    add    r2, r0, #    ;End address of SMRDATA

    ldr    r3, [r0], #    ;unsigned int *pValue = (unsigned int*)SMRDATA ;  r3 = pValue[0] , pValue+=1;
    str    r3, [r1], #    ;unsigned int *reg_addr = (unsigned int*)BWSCON ;  *reg_addr = r3 ; reg_addr+=1;
    cmp    r2, r0          ;if(pValue != SMRDATA+52) {loop };
    bne    %B0
;end of SetMemController

　　.

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    LTORG
SMRDATA DATA
; Memory configuration should be optimized for best performance
; The following parameter is not optimized.
; Memory access cycle parameter strategy
; 1) The memory settings is  safe parameters even at HCLK=75Mhz.
; 2) SDRAM refresh period is for HCLK<=75Mhz.
    DCD (+(B1_BWSCON<<)+(B2_BWSCON<<)+(B3_BWSCON<<)+(B4_BWSCON<<)+(B5_BWSCON<<)+(B6_BWSCON<<)+(B7_BWSCON<<))
    DCD ((B0_Tacs<<)+(B0_Tcos<<)+(B0_Tacc<<)+(B0_Tcoh<<)+(B0_Tah<<)+(B0_Tacp<<)+(B0_PMC))   ;GCS0
    DCD ((B1_Tacs<<)+(B1_Tcos<<)+(B1_Tacc<<)+(B1_Tcoh<<)+(B1_Tah<<)+(B1_Tacp<<)+(B1_PMC))   ;GCS1
    DCD ((B2_Tacs<<)+(B2_Tcos<<)+(B2_Tacc<<)+(B2_Tcoh<<)+(B2_Tah<<)+(B2_Tacp<<)+(B2_PMC))   ;GCS2
    DCD ((B3_Tacs<<)+(B3_Tcos<<)+(B3_Tacc<<)+(B3_Tcoh<<)+(B3_Tah<<)+(B3_Tacp<<)+(B3_PMC))   ;GCS3
    DCD ((B4_Tacs<<)+(B4_Tcos<<)+(B4_Tacc<<)+(B4_Tcoh<<)+(B4_Tah<<)+(B4_Tacp<<)+(B4_PMC))   ;GCS4
    DCD ((B5_Tacs<<)+(B5_Tcos<<)+(B5_Tacc<<)+(B5_Tcoh<<)+(B5_Tah<<)+(B5_Tacp<<)+(B5_PMC))   ;GCS5
    DCD ((B6_MT<<)+(B6_Trcd<<)+(B6_SCAN))    ;GCS6
    DCD ((B7_MT<<)+(B7_Trcd<<)+(B7_SCAN))    ;GCS7
    DCD ((REFEN<<)+(TREFMD<<)+(Trp<<)+(Tsrc<<)+(Tchr<<)+REFCNT)
    DCD 0x32        ;SCLK power saving mode, BANKSIZE 128M/128M
    DCD 0x20        ;MRSR6 CL=2clk
    DCD 0x20        ;MRSR7 CL=2clk

;mem设置参数值的数据池。共13*4bytes。
;*********************************************************

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