将FPGA代码和实际的数字电路对应起来。

always @ (negedge clk_ref_200)

    begin
    if(ddr3_init_done)    'b10)   'b10)   //应该是2'b  写错，导致下面ddr_init_rst_i和ddr_init_rst_i的S引脚上为“00”时输出为1。应该ddr_init_rst_i和ddr_init_rst_i的S引脚上为“10”时输出为1。

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