（转）Synopsys工具简介

DC Ultra——Design Compiler的最高版本

在Synopsys软件中完整的综合方案的核心是DC UltraTM，对所有设计而言它也是最好级别的综合平台。DC Ultra添加了全面的数据通路和时序优化技术，并通过工业界的反复证明。DC Ultra具有独特的优化技术，能满足今天设计的各种挑战。DC Ultra提供快速的具有先进水平的数据通路优化技术，能建立快速关键路径时序。另外，DC Ultra采用后布局和优化布线技术，易于较快达到时序收敛。DC Ultra已在工业界确立了领先地位，DC Ultra综合引擎能提供DC Expert所有的功能，以及它的独特的优点。

能与DC Ultra共同工作的软件有路径综合、测试综合和功耗优化、静态时序和功耗分析，以及经验证的、高性能Design Ware库。这是经过验证的技术独特的集成，形成一个完整的综合解决方案，能在最短的时间里满足用户所有的设计挑战。

● 对数据通路设计的面积和时序方面， 提交最好质量的设计结果

● 对时序要求很高的设计, 提供最好的电 路性能

● 与测试和功耗综合紧密结合，以提供 最高的设计效率，并致力于实现所有 综合的目标

● 对那些需要多次反复设计流程才能达 到时序收敛的设计，通过提供和布局 布线环境的紧密衔接，有助于快速实 现设计的多时序收敛

● 来自于超过50个硅片和库的供应商 可应用的大于500个综合库

DesignWare Library (DesignWare库)

DesignWare Library包含了最常用的结构以外的IP，这对于设计开发ASIC和SOC来讲是必要的。当超过2万5仟名设计人员使用Design Ware库的时候，您可以相信这里所有开发的IP是具有最高质量的，且易于使用。当一个特许权交给设计人员时，就意味着他可以存取库中的全部可综合的和经过验证的IP。

Design Ware库包含了基本的可综合的构建块，这对于设计一个芯片是必需的。数据通路单元例如高度优化的加法器和乘法器，它们是DesignWare库中首要的元件，而且Synopsys公司在电路设计的时序和面积等方面进行了大量的改进。去年以来Design Ware库经过了扩充，现在该库已包含了大量的功能块，包括存储器、控制器、存储器BIST（内建自测试）解决方案、AMBA片上总线解决方案、DesignWare Star IP微处理器核等等，组成了完善的Design Ware验证库。

● 改善了设计的综合质量

● 提供许多SOC设计必需的IP模块

● 片上总线（AMBA）

● 外围

● 存储器控制器

● 构建块

● 验证IP

● 低的设计风险

DFT Compiler

一次性通过的测试综合

DFT CompilerTM是Synopsys先进的测试综合方案。DFT Compiler将DFT实现放在Synopsys综合流程中，而不会妨碍原功能、时序、信号完整或功耗的要求。DFT Compiler包括一次性通过的测试综合，包括从RTL级和门级DFT设计规则检查(DRC)，以及自动设计规则违反的监视能力。DFT Compiler也能提供完整的集成，包括从物理编译(Physical Compiler)到物理优化实现。

DFT Compiler能使设计人员快速和精确地在设计周期的早期报告设计的可测性和任何测试故障的分析。在这方面，DFT Compiler能帮助设计人员实现他们可测性设计的目标，而不需要昂贵的设计反复。DFT设计规则检查能使设计人员去建立友好测试的RTL级，然后它能易于综合在一次性通过测试综合的环境里。在物理编译(Physical Compiler)环境里测试的集成使能预测时序的结果，并能达到物理优化扫描设计的目标。

● 在综合流程中通过DFT实现缩短了 整个设计周期

● 在设计早期对RTL级可测性的计算 提高了设计效率

● 除去了后端设计不可预测的毛病

● 随着对实现的时序、功耗和信号完整 性结果的预测大大降低了设计的反复和进度风险

VCS——先进的RTL及门级验证平台

VCS是整个RTL级验证平台的基础。VCS为验证当前几百万门的设计提供了较高的性能和功能。VCS利用了SmartVerification技术，更 加有效的对设计的功能进行验证，提高了生产效率。VCS支持功能强大的测试向量生成，覆盖率反馈，高级调试技巧和广泛的ASIC供应商产品。在整个设计流 程中都可以使用VCS,无论是早期的设计研究还是功能仿真，抑或是最后设计完成

VCS提高了验证的抽象级别，将先进的SmartVerification技术融合于一个统一而开放的平台，令设计者充满信心的完成设计验证。VCS中采 用了非常先进的技术，包括：可以支持OpernVera Assertions(OVA)的代码；可以支持OpenVera的测试向量(接口VeraLite)；可以嵌入C＋＋函数的DirectC；下一代的覆 盖率验证技术Ob served Cov er age和功能覆盖率验证工具。利用这些内建的功能强大的SmartVerification技术，用户能够提高验证的效率。

● 利用SmartVerification技术可以提高验证效率
     ● 提供最高的性能和功能，大大缩短了产品上市时间
     ● 支持基于断言(Asserion)的验证
     ● 采用内建的覆盖率测量工具来衡量验证的质量，全新的Observed Cover age和判定覆盖率测量
     ● DirectC接口简化了C/C++函数的 使用
     ● 已被超过30家ASIC厂商所支持
     ● 与超过22家第三方工具保持兼容， 从而保证了灵活性
     ● 产品在绝大部分的UNIX和linux(也包括WindowsNT)平台都可以使用

LEDA——编程检查器
     Synopsys 的LEDA是一种可编程代码设计规则检查器，它提供全芯片级混合语言（Verilog和VHDL）处理能力以加快复杂的SOC设计的开发。LEDA预装的 检查规则大大地增强了设计人员检查HDL代码的能力，包括可综合性，可仿真性、可测试性和可重用性。利用所提供的设计规则，能进一步的提高 Synopsys工具，例如VCS、Design Compiler以及Formality的性能。LEDA的规则集有助于设计人员共享他们的设计经验，对硬件设计预检查，且将设计风险降到最低。
使用LEDA，可以对硬件设计的仿真和综合进行预检查，消除设计流程中的瓶颈，其中Verilog代码设计规则可确保按内部或外部工具要求优化。LEDA提供的设计规则可提高Synopsys工具的性能。
     ● 支持Verilog/VHDL混合语言的设计
     ● 包含先进的硬件设计推测和层次化检 查的能力，确保设计人员对硬件结构 (包括时钟、寄存器、锁存器)进行规 则检查
     ● 包括预装全面的设计规则检查和规范集。
     ● 对Synopsys工具性能优化的HDL代 码检查，以确保与工具(如Design Compiler、VCS和Formality)的最 新特性的要求兼容

参考文献：

[1] Synopsys工具简介. http://group.ednchina.com/GROUP_MES_14596_2674_39112.HTM