Modelsim中的Verilog语言使用

一、建立工程

1．在建立工程（project）前，先建立一个工作库（library），一般将这个 library 命名为 work。尤其是第一次运行 modelsim 时，是没有这个“work”的。但我们的 project 一般都是在这个work下面工作的，所以有必要先建立work。

2．点击 library 后会弹出一个对话框，问是否要创建 work，点击 OK。就能看见 work。

3. 如果在 library 中有 work，就不必执行上一步骤了，直接新建工程。

4．点击后会出现

5．在 Project Name 中写入工程的名字，这里我们写一个楼道灯，所以命名lightone，然后点击 OK。会出现

6．由于我是要仿一个自己写的程序，所以这里我们选择 Create New File。

7．在 File Name 中写入文件名（这里的 file name 和刚刚建立的 project name 可以一致也可以不一致）。注意 Add file as type 要选择成 Verilog（默认的是 VHDL），然后 OK。

8．发现屏幕中间的那个对话框没有自己消失，我们需要手动关闭它，点close。 并且在project 中出现了一个lightonetest.v的文件，这个就是我们刚刚新建的那个file。这样工程就建立完毕了。

二、书写代码

写主程序：双击lightonetest.v 文件会出现程序编辑区，在这个区间里写好自己的程序.

1.这时候记得保存文件，这时，只需要点击保存，就会发现“保存”的图标变成了阴影，这样编译才有效。

2.写测试程序，每一个主程序（实现我们需要的某种功能的程序），都要配套的编写一个测试程序，为了我们方便检测主程序的功能。

3.再次创建文件

4.书写测试代码

三、编译代码

编译成功后，文件后面的？变成了对勾，并且在最下方的 Transcript栏中出现了 successful字样，说明编译成功，否则会报错，就要回到程序中修改，只有编译成功后，才能往后面进行。

四、软件仿真

点击屏幕上方的simulate，再点击start simulate,再点击 work 前的“+”号，将其展开，会看到两个文件，文件名就是我们自己写的。

这样，看波形的窗口就会出现，将红色圈圈中的仿真时间步改成 1000ms,然后按旁边的运

行按键,波形就出现了。按住 ctrl 滚动鼠标滑轮可以缩放波形。

当 modelsim 在仿真中的时候需要停止仿真可以这样手动关闭，以便进行其他操作。