Verilog HDL VGA Driver for Xilinx Nexys 4 适用于Nexys4的VGA驱动

/*
 * Function:    VGA Timing Generator
 * Author:      Liutianchen
 * Date:        2016-12-5
 * Version:     6.0
 * Environment: Verilog HDL with Vivado 2016.3
 */

 `timescale 1ns / 1ps

/*
    PARAMETER:
        0: Sync
        1: Sync + Back porch
        2: Sync + Back porch + Display Area
        3: Sync + Back porch + Display Area + Front Porch
*/

module vga_time_gen(
        input clk,
        input rst,
        input ena,
        output VGA_HS,
        output VGA_VS,
        output reg Ready,
        output [:] HCounter,
        output [:] VCounter);

    reg [:] cntH=,cntV=;

    reg [:] Hpara [:];
    reg [:] Vpara [:];

    initial begin
        ///Parameter Announcement

        /// 1280 x 1024@60hz    108MHz
        Hpara[]=;
        Hpara[]=+;
        Hpara[]=++;
        Hpara[]=+++;

        Vpara[]=;
        Vpara[]=+;
        Vpara[]=++;
        Vpara[]=+++;

        ////800x600@60hz        40MHz
//      Hpara[0]=128;
//      Hpara[1]=128+88;
//      Hpara[2]=128+88+800;
//      Hpara[3]=128+88+800+40;
//
//      Vpara[0]=4;
//      Vpara[1]=4+23;
//      Vpara[2]=4+23+600;
//      Vpara[3]=4+23+600+1;

        ////1024x768@85hz       94.6MHz
//      Hpara[0]=96;
//      Hpara[1]=96+208;
//      Hpara[2]=96+208+1024;
//      Hpara[3]=96+208+1024+48;
//
//      Vpara[0]=3;
//      Vpara[1]=3+36;
//      Vpara[2]=3+36+768;
//      Vpara[3]=3+36+768+1;
    end

    ///////////////Horizontal Scanning///////////////////

    always@(posedge clk or posedge rst) begin
        if(rst)
            cntH<=;
        else if(cntH==Hpara[])
            cntH<=;
        else
            cntH<=cntH+;
    end

    ///////////////Vertical Scanning/////////////////////

    always@(posedge clk or posedge rst) begin
        if(rst)
            cntV<=;
        else if(cntV==Vpara[])
            cntV<=;
        else if(cntH==Hpara[])
            cntV<=cntV+;
    end

    ///////////////Displaying Area Ready?///////////////

    always@(posedge clk or posedge rst) begin
        if(rst)
            Ready<=;
        else if(cntH>Hpara[] && cntH<Hpara[] &&
                cntV>Vpara[] && cntV<Vpara[])
            Ready<=;
        else
            Ready<=;
    end

    ///////////////////Output Sync Signal///////////////

    assign VGA_HS=cntH<=Hpara[]?(ena?:):;
    assign VGA_VS=cntV<=Vpara[]?(ena?:):;

    ///////////////////Ouput Position////////////////////

    assign HCounter=cntH-Hpara[];
    assign VCounter=cntV-Vpara[];

endmodule

VGA端口时序发生器，适用于Xilinx公司Nexys4开发板。

Nexys4开发板支持4096色RGB显示输出。

请使用时钟IP核发生VGA显示需要的时钟频率。频率对应的时序参数表可从Tiny VGA网站查阅。

转载请注明出处。

原文地址：http://www.cnblogs.com/liutianchen/p/6292721.html

如果你还没选课那请选张志峰别问为什么。。。