serdes IP集成使用常见踩坑问题

1.不支持小数分频，或者小数分频后频偏过大部分速率配置无法使用。

2.CDR 不稳定，经常无法锁定，或者温变时出现失锁情况，以及cdr lock信号无法准备上报状态。

3.CORE内部多个lane之间相互影响，比如lane0复位时，lane1会受影响无法正常工作。

4.CORE内部多个lane无法独立，只能出同一个速率或同一个VCO速率的分频速率。

5.lane内部TX和RX相互影响，比如RX复位时，TX会受影响。

6.短距离时比如5db，10Gbps CTLE出现饱和，无法自适应出合理的参数。

7.不同速率与距离的通道需要加载更换多个FW文件版本。

8.后端设计是IP接口模拟信号之间电平不匹配，出现低驱高，高驱低情况，比如clk repeat与clk ref。

9.ATE IP TEST测试脚本无法按期交付。tapeout前无法测试。回片后无法调通或者发现隐藏的设计缺陷。

10.定制需求理解错误，接口信号方向，位宽，速率功能搞错。因此新需求需要反复画图讲解，多次确认，

11.宏定义介绍不清晰，没有在显著位置提示，验证，DC,DFT开的宏不对。中间版本随意修改，业务明确提示。

12.差分时钟输入电路不匹配，确少端接电阻，或者偏置电压，耦合方式不对。资料中未做到明确说明。

13.TX发送抖动太大，尤其低频抖动。无法满足G8262要求。10G/25G旧接入网光模块对接反复闪断，大量误码。

14.PI仿真模型最后时刻进行修改。

15.PR摆放随意，没有自己核对集成设计要求，上下左右的避让隔离空隙遗漏。最后sigoff时才发现边界超规格有DRC无法修改。通过IP向内部移动，或者外部增加面积才能吸收。

16.IP TEST未安排计划，需要时才开始确认需求，使用场景方法考虑不周到，影响测试效率。