quarutsii调用modelsim实际是相对比较简单的。因为不需要选择要编译的库。

调用前的设置：设置调用的工具，也就是下面的Tool name,选择仿真语言，在这里选择为Verilog HDL,另外还有时间精度。时间精度是：

注意：测试脚本也要添加到工程中去的

Top level module in test bench指的是测试脚本的名称。

Test bench name 是随便取的

Use test bench to perform VHDL timing simulation 前面的框可以不用选上

点击tools ->Run Simulation Tool -> RTL Simulation也行。

这样就可以自己调用了。

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