Verilog Tricks
1,可用generate产生512*FIFO
2,Vivado的warning也要全部排除
3,小module测完再往大module加
4,复位和IDLE处的置零操作一定要写全了
5,设计通信接收机时需考虑加入看门狗来监测异常并产生复位信号
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