MIG IP控制DDR3读写测试

　　本文设计思想采用明德扬至简设计法。在高速信号处理场合下，很短时间内就要缓存大量的数据，这时片内存储资源已经远远不够了。DDR SDRAM因其极高的性价比几乎是每一款中高档FPGA开发板的首选外部存储芯片。DDR操作时序非常复杂，之所以在FPGA开发中用途如此广泛，都要得意于MIG IP核。网上关于MIG控制DDR的资料很多，因此本文只讲述个人认为较重要的内容。由于MIG IP核用户接口时序较复杂，这里给出扩展接口模块用于进一步简化接口时序。

　　先来看看MIG IP核的架构：

　　了解下存储芯片侧重要接口：

　　ddr_addr 　　　　　　　　　　　　DDR3的行列地址

　　ddr_ba    　　　　　　　　　　　　DDR3的bank地址

　　ddr_cas_n ddr_ras_n ddr_we_n 　　命令控制

　　ddr_ck ddr_ck_n 　　　　　　　　  差分时钟

　　ddr_dm　　　　　　　　　　　　   数据输入屏蔽

　　ddr_o_dt　　　　　　　　　　　　片上终端使能，用于使能和禁止片内终端电阻

　　ddr_reset_n　　　　　　　　　　   DDR3复位

　　ddr_dqs ddr_dqs_n　　　　　　　  数据同步信号

　　ddr_dq　　　　　　　　　　　　    传输数据

　　之后我们从IP核配置开始说起。Controller Options这页最为重要，其中包括时钟策略和外部DDR芯片参数配置。首先时钟周期选择为400MHz，此时PHY to Controller Clock Ratio只能是4:1，也就是说MIG用户侧时钟为100MHz。下半部分是选择合适的DDR芯片型号和参数，要再三确认无误。

　　Memory Options这页输入时钟周期选择为200MHz，根据Controller Options页的选项，该时钟经过PLL分频和倍频后的时钟分别作为用户侧时钟100MHz和DDR接口时钟400MHz。

　　这里有个参考时钟选项，如果Memory Options页PLL输入时钟频率选为200MHz，此处可以直接选择Use System Clock，从而简化接口。

　　以上是MIG IP核配置过程中较为重要的部分，实际上上述配置也可通过修改工程代码中参数来重定义。IP核配置完成，打开example design工程顶层文件，我们来重点关注下用户侧接口功能和时序。

　　这是本人写的注释，更具体清晰的说明还是要查看官方文档UG586.接下来看看写数据和读数据的接口时序图（时钟比例4:1，burst length = 8为例）：

　　指令通道：

　　写数据：

　　从时序图可以看出，指令地址和数据使用两套时序，彼此相互独立。为了便于设计，直接将两套时序严格对齐（情况1）也可以正常工作。

　　读数据：

　　为什么说“时钟比例4:1，burst length = 8为例”？这一点特别关键。此时用户时钟周期是DDR接口时钟周期的4倍，也就是一个用户时钟信号上升沿对应8个DDR时钟边沿。burst length可以理解为MIG连续操作DDR地址的个数，故在4:1时钟比例下，一个用户时钟周期正好对8个地址进行了读/写操作，256bit数据分8次（32bit）写入DDR中。由此分析，在写数据时让app_wdf_end = app_wdf_wren即可，并且读/写操作时地址递增步长为8.

　　虽然MIG IP核提供了用户接口，但读写指令通道复用且需要实时关注两个rdy信号造成了时序操作上的不方便。为此我们需要对接口进一步封装，保证写操作时只关注：写使能user_wdata_en 写地址user_waddr 写数据user_wdata和写准备就绪信号user_wdata_rdy，读操作时只关注：读使能user_rdata_en 读地址user_raddr 读数据user_rdata 读数据有效user_rdata_vld和读操作准备就绪user_rdata_rdy。

　　利用扩展接口模块，将读通道和写通道接口分离，并分别例化一个FIFO缓存地址和数据。当读/写指令同时有效时，通过MIG侧的优先级轮换逻辑轮流读取其中一个FIFO，每次选一个FIFO读取直至FIFO为空再重新选择。其工程结构和核心代码如下：

　　读侧逻辑核心代码：

 //读侧--------------------------------------------------------------

 always @(posedge clk or negedge rst_n )begin
     if(rst_n==) begin
         rd_flag <= ()  ;
     end
     else if(rd_flag ==  && mig_rdy && mig_wdf_rdy && !rdempty1 && (rdempty0 || (!rdempty0 && priority == )))begin
         rd_flag <= ('b01)  ;//读取 写指令FIFO
     end
     else if(rd_flag ==  && mig_rdy && !rdempty0 && (rdempty1 || (!rdempty1 && priority == )))begin
         rd_flag <= ('b10)  ;//读取 读指令FIFO
     end
     else if((rd_flag == 'b01 && rdempty1)||(rd_flag == 2'b10 && rdempty0))
         rd_flag <= ;
 end

 //同时非空时轮换优先级
 always @(posedge clk or negedge rst_n )begin
     if(rst_n==) begin
         priority <= ()  ;
     end
     else if(rd_flag ==  && !rdempty0 && !rdempty1)begin
         priority <= (!priority)  ;
     end
 end

　　为了方便测试，设计样式生成模块与扩展接口模块用户侧连接，不断向一段地址写入固定数据序列并在一段时间后读回。

 `timescale 1ns / 1ps
 /*
 该模块功能：
 周期性向一段地址执行读写操作 产生固定样式待写入数据用户测试目的
 测试完毕后删除该模块，开发用户接口

 具体为：
 1 写从0开始之后的10个用户地址（80个DDR地址）：0~9递增序列
 2 等待20个时钟周期
 3 读取写入的10个用户地址
 4 等待20个时钟周期
 5 重复上述步骤

 说明：
 1 每个步骤之间有一个时钟周期空闲
 2 由于burst_len = 8 4:1时钟模式下一个用户时钟周期写入数据对应同样时间内8个DDR时钟边沿写入数据，
 因此地址递增步长为8
 */
 module traffic_gen
 #(parameter DATA_WIDTH = ,
             ADDR_WIDTH = )
 (
     input                           clk   ,
     input                           rst_n ,

     output reg                      gen_wdata_en ,
     output reg [ ADDR_WIDTH-:]    gen_waddr    ,
     output reg [ DATA_WIDTH-:]    gen_wdata ,
     input                           gen_wdata_rdy ,//写指令和数据通道准备就绪

     output reg                      gen_rdata_en ,
     output reg [ ADDR_WIDTH-:]    gen_raddr    ,
     input      [ DATA_WIDTH-:]    gen_rdata     ,
     input                           gen_rdata_vld ,
     input                           gen_rdata_rdy //读指令通道准备就绪
 );

 reg [ (-):]  cnt0     ;
 wire        add_cnt0 ;
 wire        end_cnt0 ;
 reg [ (-):]  cnt1     ;
 wire        add_cnt1 ;
 wire        end_cnt1 ;

 reg [ DATA_WIDTH-:]  gen_rdata_r     ;
 reg   gen_rdata_vld_r     ;
 reg    com_flag     ;

 wire wri_state;
 wire rd_state;
 wire com_change_t;

 //操作周期计数器，计数值为欲操作用户地址段长度+1（需要一个时钟周期空闲）
 always @(posedge clk or negedge rst_n) begin
     if (rst_n==) begin
         cnt0 <= ;
     end
     else if(add_cnt0) begin
         if(end_cnt0)
             cnt0 <= ;
         else
             cnt0 <= cnt0+ ;
    end
 end
 assign add_cnt0 = (com_flag ==  && gen_wdata_rdy) || (com_flag ==  && gen_rdata_rdy);
 assign end_cnt0 = add_cnt0  && cnt0 == ()- ;

 //指令标志位 先是0--写 再是1--读
 always @(posedge clk or negedge rst_n )begin
     if(rst_n==) begin
         com_flag <= ()  ;
     end
     else if(com_change_t)begin
         com_flag <= (!com_flag)  ;
     end
 end

 assign com_change_t = add_cnt0 && cnt0 ==  - ;

 //写操作---------------------------------------------
 always @(posedge clk or negedge rst_n )begin
     if(rst_n==) begin
         gen_wdata_en <= ()  ;
     end
     else if(wri_state)begin
         gen_wdata_en <= ('b1)  ;
     end
     else begin
         gen_wdata_en <= ()  ;
     end
 end

 assign wri_state = add_cnt0 && cnt0 <= - && com_flag == ;
 assign rd_state  = add_cnt0 && cnt0 <= - && com_flag == ;

 always @(posedge clk or negedge rst_n )begin
     if(rst_n==) begin
         gen_wdata <= ()  ;
     end
     else begin
         gen_wdata <= (cnt0)  ;
     end
 end

 always@(posedge clk or negedge rst_n)begin
     if(rst_n == )
         gen_waddr <= ;
     else if(wri_state)
         gen_waddr <= gen_waddr + 'd8;
     else
         gen_waddr <= ;
 end
 //读操作----------------------------------------------

 always @(posedge clk or negedge rst_n )begin
     if(rst_n==) begin
         gen_rdata_en <= ()  ;
     end
     else if(rd_state)begin
         gen_rdata_en <= ('b1)  ;
     end
     else begin
         gen_rdata_en <= ()  ;
     end
 end

 always@(posedge clk or negedge rst_n)begin
     if(rst_n == )
         gen_raddr <= ;
     else if(rd_state)
         gen_raddr <= gen_raddr + 'd8;
     else
         gen_raddr <= ;
 end

 always @(posedge clk or negedge rst_n )begin
     if(rst_n==) begin
         gen_rdata_r <= ()  ;
     end
     else begin
         gen_rdata_r <= (gen_rdata)  ;
     end
 end

 always @(posedge clk or negedge rst_n )begin
     if(rst_n==) begin
         gen_rdata_vld_r <= ()  ;
     end
     else if(gen_rdata_vld)begin
         gen_rdata_vld_r <= ('b1)  ;
     end
     else begin
         gen_rdata_vld_r <= ()  ;
     end
 end

 endmodule

　　将traffic_gen和extend_interface模块例化在MIG的example design中，利用ILA抓取MIG IP核用户接口信号。

　　向地址8~80写入数据0~9，再从此段地址中读回数据，0~9被正确读出，MIG IP核控制DDR3读写测试完毕。