基于Verilog语言的FIR滤波【程序和理解】

一直想找一个简单、清晰、明了的fir滤波器的设计，终于找到了一个可以应用的，和大家分享一下，有助于FPGA新手入门。

1.说道fir滤波器，滤波系数肯定是最重要的，因为后面程序中涉及到滤波系数问题，所以先来介绍，此处使用matlab来辅助求出。

①打开matlab中的start，toolbox，filter design，filter design & Analysis Tool，具体位置见下图。

②选择想要涉及的滤波器类型，本次以8阶fir滤波器为例。

设计参数：低通fir滤波器，采样精度是根据自己的输入数据来的，本例为25MHz，通过频率2MHz，截止频率8MHz，可以在specify order处选择几阶滤波器。

③把滤波器数据导出，选择export，在随后弹出的框中再次点击Export（本步骤可以改变数据的变量名），就可以看到命名为Num的滤波器系数出现在目录里。

④在matlab框中输入指令Num=Num'

可以看到如下结果，这个就是滤波器的系数了，新建一个txt文件，命名如图，把滤波器系数复制进去。

⑤编写matlab程序，进行系数量化。

运行下面一段程序，生成的COF就是最后的量化数据，记录这组数据。

clc;
clear all ;
load COFFICIENT.dat;%加载系数
a1=COFFICIENT(1:1:length(COFFICIENT));
width = 16;%数据宽度8位
% 量化滤波器系数
COF  = round(a1 .* (2^(width-1) - 1));%量化正弦波形数据并取整

2.在quartusII中建立一个工程，新建一个fir_filter模块，把我们计算出来的滤波器系数写在程序里面

整体程序如下：

`timescale 1 ns / 1 ns

module fir_filter
               (
                i_fpga_clk ,
                i_rst_n    ,
                i_filter_in,
                o_filter_out
                );

input                   i_fpga_clk  ; //25MHz
  input                   i_rst_n     ;
  input   signed      [7:0] i_filter_in ; //数据速率25Mh
  output  signed      [7:0] o_filter_out; //滤波输出

//==============================================================
//8阶滤波器系数，共9个系数，系数对称
//==============================================================
  wire signed[15:0] coeff1 = 16'd239 ;
  wire signed[15:0] coeff2 = 16'd1507;
  wire signed[15:0] coeff3 = 16'd4397;
  wire signed[15:0] coeff4 = 16'd7880;
  wire signed[15:0] coeff5 = 16'd9493;

//===============================================================
//    延时链
//===============================================================
reg signed [7:0] delay_pipeline1 ;
reg signed [7:0] delay_pipeline2 ;
reg signed [7:0] delay_pipeline3 ;
reg signed [7:0] delay_pipeline4 ;
reg signed [7:0] delay_pipeline5 ;
reg signed [7:0] delay_pipeline6 ;
reg signed [7:0] delay_pipeline7 ;
reg signed [7:0] delay_pipeline8 ;

always@(posedge i_fpga_clk or negedge i_rst_n)
       if(!i_rst_n)
                begin
                    delay_pipeline1 <= 8'b0 ;
                     delay_pipeline2 <= 8'b0 ;
                     delay_pipeline3 <= 8'b0 ;
                     delay_pipeline4 <= 8'b0 ;
                     delay_pipeline5 <= 8'b0 ;
                     delay_pipeline6 <= 8'b0 ;
                     delay_pipeline7 <= 8'b0 ;
                     delay_pipeline8 <= 8'b0 ;
                end
       else
                begin
                    delay_pipeline1 <= i_filter_in     ;
                     delay_pipeline2 <= delay_pipeline1 ;
                     delay_pipeline3 <= delay_pipeline2 ;
                     delay_pipeline4 <= delay_pipeline3 ;
                     delay_pipeline5 <= delay_pipeline4 ;
                     delay_pipeline6 <= delay_pipeline5 ;
                     delay_pipeline7 <= delay_pipeline6 ;
                     delay_pipeline8 <= delay_pipeline7 ;
                end
     
//================================================================
//加法，对称结构，减少乘法器的数目
//================================================================
reg signed [8:0] add_data1 ;
reg signed [8:0] add_data2 ;
reg signed [8:0] add_data3 ;
reg signed [8:0] add_data4 ;
reg signed [8:0] add_data5 ;

always@(posedge i_fpga_clk or negedge i_rst_n) //x(0)+x(8)
       if(!i_rst_n)                                   
           add_data1 <= 9'b0 ;
       else
           add_data1 <= i_filter_in + delay_pipeline8 ;

always@(posedge i_fpga_clk or negedge i_rst_n) //x(1)+x(7) 
       if(!i_rst_n)                                        
           add_data2 <= 9'b0 ;                             
       else                                                
           add_data2 <= delay_pipeline1 + delay_pipeline7 ;

always@(posedge i_fpga_clk or negedge i_rst_n) //x(2)+x(6) 
       if(!i_rst_n)                                        
           add_data3 <= 9'b0 ;                             
       else                                                
           add_data3 <= delay_pipeline2 + delay_pipeline6 ;

always@(posedge i_fpga_clk or negedge i_rst_n) //x(3)+x(5) 
       if(!i_rst_n)                                        
           add_data4 <= 9'b0 ;                             
       else                                                
           add_data4 <= delay_pipeline3 + delay_pipeline5 ;

always@(posedge i_fpga_clk or negedge i_rst_n) //x(4) 
       if(!i_rst_n)                                        
           add_data5 <= 9'b0 ;                             
       else                                                
           add_data5 <= {delay_pipeline4[7],delay_pipeline4} ;

//===================================================================
//乘法器
//====================================================================
reg signed [24:0] multi_data1 ;
reg signed [24:0] multi_data2 ;
reg signed [24:0] multi_data3 ;
reg signed [24:0] multi_data4 ;
reg signed [24:0] multi_data5 ;

always@(posedge i_fpga_clk or negedge i_rst_n) //（x(0)+x(8)）*h(0)
       if(!i_rst_n)                                   
           multi_data1 <= 24'b0 ;
       else
           multi_data1 <= add_data1*coeff1 ;

always@(posedge i_fpga_clk or negedge i_rst_n) //（x(1)+x(7)）*h(1)
       if(!i_rst_n)                                   
           multi_data2 <= 24'b0 ;
       else
           multi_data2 <= add_data2*coeff2 ;

always@(posedge i_fpga_clk or negedge i_rst_n) //（x(2)+x(6)）*h(2)
       if(!i_rst_n)                                   
           multi_data3 <= 24'b0 ;
       else
           multi_data3 <= add_data3*coeff3 ;

always@(posedge i_fpga_clk or negedge i_rst_n) //（x(0)+x(8)）*h(3)
       if(!i_rst_n)                                   
           multi_data4 <= 24'b0 ;
       else
           multi_data4 <= add_data4*coeff4 ;

always@(posedge i_fpga_clk or negedge i_rst_n) //x(4)*h(4)
       if(!i_rst_n)                                   
           multi_data5 <= 24'b0 ;
       else
           multi_data5 <= add_data5*coeff5 ;

//========================================================================
//流水线累加
//========================================================================
reg signed[25:0] add_level1_1;//1级
reg signed[25:0] add_level1_2;//1级
reg signed[25:0] add_level1_3;//1级

always@(posedge i_fpga_clk or negedge i_rst_n) //（x(0)+x(8)）*h(0)+（x(1)+x(7)）*h(1)
       if(!i_rst_n)                                   
           add_level1_1 <= 26'b0 ;
       else
           add_level1_1 <= multi_data1+multi_data2 ;

always@(posedge i_fpga_clk or negedge i_rst_n) //（x(2)+x(6)）*h(2)+（x(3)+x(5)）*h(3)
       if(!i_rst_n)                                   
           add_level1_2 <= 26'b0 ;
       else
           add_level1_2 <= multi_data3+multi_data4 ;

always@(posedge i_fpga_clk or negedge i_rst_n) //x(4)*h(4)
       if(!i_rst_n)                                   
           add_level1_3 <= 26'b0 ;
       else
           add_level1_3 <= {multi_data5[24],multi_data5}   ;

//==2级加法
reg signed [26:0] add_level2_1 ;
reg signed [26:0] add_level2_2 ;
always@(posedge i_fpga_clk or negedge i_rst_n) //（x(0)+x(8)）*h(0)+（x(1)+x(7)）*h(1)+（x(2)+x(6)）*h(2)+（x(3)+x(5)）*h(3)
       if(!i_rst_n)                                   
           add_level2_1 <= 27'b0 ;
       else
           add_level2_1 <= add_level1_1+add_level1_2 ;

always@(posedge i_fpga_clk or negedge i_rst_n) //x(4)*h(4)
       if(!i_rst_n)                                   
           add_level2_2 <= 27'b0 ;
       else
           add_level2_2 <= {add_level1_3[25],add_level1_3} ;

//-===3级
reg signed [27:0] add_level3_1 ;
always@(posedge i_fpga_clk or negedge i_rst_n)
       if(!i_rst_n)                                   
           add_level3_1 <= 27'b0 ;
       else
           add_level3_1 <= add_level2_1+add_level2_2 ;

//================================================================================
// 5、output                                                                 
//================================================================================
 reg signed  [22:0]  r_filter_out ;
always@(posedge i_fpga_clk or negedge i_rst_n)
 if(!i_rst_n)                                   
  r_filter_out <= 23'b0 ;
 else
  r_filter_out <= (add_level3_1[22:0]+{!add_level3_1[22],{14{add_level3_1[22]}}})>>15 ;//四舍五入输出

//================================================================================
// 6、output   取低8位                                                              
//================================================================================
 assign o_filter_out  = r_filter_out[7:0] ;

endmodule

**************************************总结************************************************
因为输入的数据是AD芯片采样的结果，该AD的采样精度是8位，所以本例使用8阶滤波器，设计的延时链、加法、乘法的程序都是根据8位来的。所以，如果数据输入是16位，或32位等等，需要改变的有设计滤波器的系数等等。

相应的延时链要多添加至reg signed [7:0] delay_pipeline16 ;

加法和乘法也要有相应的改变，举个例子，大家自行修改

always@(posedge i_fpga_clk or negedge i_rst_n) //x(0)+x(16)
       if(!i_rst_n)                                   
           add_data1 <= 9'b0 ;
       else
           add_data1 <= i_filter_in + delay_pipeline16 ;

转载自：http://blog.sina.com.cn/s/blog_13b436b340102xfpw.html

关于截位问题：http://bbs.eccn.com/viewthread.php?tid=22773

[求助]使用过FIR滤波器IP_CORE的过来看一下,急呀！！ FIR, CORE, 滤波器, 求助 我使用XILINX的MAC_FIR和DA_FIR过程中，设定 COE_WIDTH = 12; DATA_IN_WIDTH = 12; MAC_FIR中统计输出是30位数据， 请问，我怎么截取数据，即，从哪儿开始是符号位？符号位有几位？哪儿开始是数据位？ 谢谢帮帮忙呀，提示提示    收藏分享评分
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论坛元老 UID 81104  性别 男	2#    vincent发表于 2006-6-7 09:55 | 只看该作者 你这个问题，原来就有人问过的，当时的一位大虾给解答的非常的好，你看一下 首先，我要告诉你的是Xilinx是如何给出的输出位宽。 OutputWidth=coefwidth+inputwidth+ceil(log2(Tap)) （*） 比如，这里coefwidth=12, inputwidth=12, Tap是滤波器的阶数，ceil是向上取整。如果阶数为48，最接近48的2^n为64，那么，（*）式最后一项即为6，那么输出位宽即为30。 如何截位？首先，应该求出输出的最大值， Max（output）=Max（input）*sum（abs（coef）） （a） 这样保证不溢出，求得输出的最大值，化为二进制当然是补码了，即可确定输出最大位宽，系数和输入都是有符号二进制补码表示，那么高两位都是符号位，从次高位向下截取 （a）式所确定的位宽，但这时所得位宽仍较大，实际上由于ad量化噪声引起的部分还可以去除，使得最终位宽仍可进一步减小。但目标是大信号不溢出，小信号不损失。   我不是高手
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新手上路 UID 15892  性别 男	3#    Roger Lin发表于 2006-6-7 09:57 | 只看该作者 太谢谢了！！我都弄了很久了，现在一下子明白了！！ 非常的感谢！！
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注册会员 UID 104679  性别 男	4#    deguiqin发表于 2006-6-7 10:00 | 只看该作者 首先应保证小信号不损失，然后实验得出截取位数，向后截取一位输出信号减小6dB 。 这个问题我也曾经遇到过，二楼的解答真的很精彩，谢谢了！
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版主 UID 123438  性别 男	5#    pengyoubieku发表于 2006-6-7 19:25 | 只看该作者 讲的不错,清楚且合理.谢谢了
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注册会员 UID 142119  性别 男	6#    xueym发表于 2006-6-8 11:03 | 只看该作者 very good！！！
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超级版主 UID 149046  性别 男	7#    silverwolf7516发表于 2006-6-8 11:48 | 只看该作者 确实不错，加为精华
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注册会员 UID 142896  性别 男	8#    agilite发表于 2006-6-16 11:00 | 只看该作者 长见识了！
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新手上路 UID 814719	9#    cjm15983646014发表于 2010-6-29 22:15 | 只看该作者 二楼回答的太好了，不过OutputWidth=coefwidth+inputwidth+ceil(log2(Tap)) 这个式子有问题，用不到那么多位。根据做2加法树计算的流水线设计方法，每一级流水线位数加一位，同时参与加法运算的数据减少一半，所以会得出log2(Tap）这个式子，实际上，因为系数不是取coefwidth所能取到的最大数，所以一定会有冗余位出现，具体取多少位，应该根据仿真或者自己编写一个测试程序来计算。Matlab里的fdatool就做好了这一点，考虑到了冗余位这个问题。
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新手上路 UID 814719	10#    cjm15983646014发表于 2010-6-29 22:20 | 只看该作者 在这里，我想请问一下：输出数据如何截取一定的位数？比如和一楼一样，输入数据12位，系数12位，48阶，假如输出是28位（在这里肯定不会是30位，那么做太失水准了），如何将28位数据截取为12位或16位？如何截取才是最佳方案？
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禁止发言 UID 814332	11#    猫弟虎弟发表于 2010-6-30 20:40 | 只看该作者 加载符号表了吗?#3 0x0912c590in?()这种情况一般都是内存越界
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新手上路 UID 814745	12#    丫头不哭哦发表于 2010-7-2 05:49 | 只看该作者 在IDC环境，很多人使用，不能gdb r，该怎么办呢?而且也不是时时core，一天core一两次差不多。
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