FPGA 开发笔记 点滴

1、添加包含的文件或参数文件（define.v）的方式：如果文件在工程目录下的一个文件夹下，则可用 `include "../文件夹名/define.v"，  文件和工程载同一目录下，则 可用`include "define.v"    或者在开发软件中指定参数的路径，则可以用`include "define.v"  。

在modelsim 仿真时，提示打不开包含文件时，可以 将包含文件都改为 `include "define.v" ，并且将包含的文件拷贝到工程所在的文件下即可。

2、在设计中，如果需要仿真，则有时候有些参数需要改变，可以用  下面的格式 ，

  `define      SIM    //声明在文件的开头，module的上面

          //语句

    `ifdef       SIM
           //仿真语句
     `else
          //实际的操作语句
     `endif   

这样如果仿真，只要 声明下

` define      SIM 
如果不是仿真，则只需要将 上句注释掉即可

// ` define      SIM 
如果对于同一个语句在不同的情况下（如不同的仿真）时，参数不一样，这样有3种或以上的情况时，这上面的语句就不适用了，则可以用下面的格式来写：

`ifdef DELAY_0  // values 0,1,2,10,50
   `define DELAY
`else
   `ifdef DELAY_2
      `define DELAY
   `else
      `ifdef DELAY_10
         `define DELAY
      `else
         `ifdef DELAY_50
            `define DELAY
         `else
            `define DELAY
         `endif
      `endif
   `endif
`endif

所以多种情况时，不是`elseifdef  等其他自创的格式。