走进 CPU 的 Cache

看了上一篇文章。你可能非常想知道，为什么程序的执行结果会是这样。如今，就让我们来走进 CPU 的世界。

在 SMP（对称多处理器）时代，多个 CPU 一起工作。使运算能力进一步提升，那么CPU 是怎样协调好内存訪问的呢？

     +--------------+                   +--------------+
     |     CPU0     |                   |     CPU1     |
     +--------------+                   +--------------+
        ^         |                       ^         |
        |         |                       |         |
        |         V                       |         V
        |     +--------+                  |     +--------+
        |<--> | Store  |                  |<--> | Store  |
        |     | Buffer |                  |     | Buffer |
        |     +--------+                  |     +--------+
        |         |                       |         |
        |         V                       |         V
     +--------------+                   +--------------+
     |     Cache    |                   |     Cache    |
     +--------------+                   +--------------+
            |                                  |
            |                                  |
      +------------+                     +------------+
      | Invalidate |                     | Invalidate |
      |   Queue    |                     |   Queue    |
      +------------+                     +------------+
            |            Interconnect          |
            +----------------------------------+
                              |
                  +-----------------------+
                  |       Memory          |
                  +-----------------------+

上图是现代 CPU 普遍採用的架构，因为 CPU 的运算能力的增长速度比内存訪问速度快非常多，使得内存的存取成为指令运行过程中相对较慢的过程。所以在 CPU 运算单元和

主存之间还会存在多级的缓存，通常称为 L1, L2, L3。对他们的訪问速度依次递减。上图中仅仅显示了一级缓存的存在。这样，当 CPU 訪问内存时，就会先在自己的 Cache 中查

找。看是否这段内存已经被缓存起来，假设已在缓存中，那么，直接訪问缓存就可以完毕功能。

有了缓存的存在。CPU 的运算速度得到了极大的提高。因为缓存比較昂贵，所以一般都较小，在我的奔腾 E5800 的电脑上。一级缓存一共才 128KBytes.

缓存是由缓存行组成，通常称之为 Cache line，现代 Intel CPU 中。一般都为 64B,通常，缓存都是由多路关联组成。我的 CPU 就是 4-way 关联，这里不想深入解说多路关

联缓存的工作原理，有兴趣的能够自行查阅。

当缓存中没有须要的数据时。叫做 cache miss, 这时通常会从内存中载入，cache 载入都是以 cache line 为单位，而且以 cache line 对齐，也就是在 cache line 对齐的

地址上载入 cache line 大小的内容进入缓存，这里一般为 64 个字节，就也就是把经常使用数据放在一个 cache line 对齐的内存中，这种数据结构会使得运算效率提高的原因。

    当多个 CPU 都须要訪问同样内存时。那么同一段内存的内容将会出如今多个 CPU 的cache 之中，这带来的一个问题就是，怎样维护好它们之间的统一性就成了问题。比方，当同一块地址被两个 cache 同一时候缓存的时候，当中一个要改写，那么必须要存在一种手段去通知另外的 cache 即时更新。以免还有一个 CPU 须要取数据时能得到最新的数据。

    缓存既然带来了这些问题。那么可不能够指令某些内存被訪问时要不要被缓存呢。或者更准确地讲。当訪问一块内存时怎样控制缓存的形为呢？答案是能够的。我们能够指定内存的类型。

通过 MTRRs 寄存器能够指定物理地址范围的内存类型，一般内存有这些经常使用类型:

    1. UC (Uncacheable), 表示这段内存不能被缓存。

    2. WT (Write Through), 表示写入时，cache 和内存都是更新。

    3. WB (Write Back), 表示仅仅更新 cache, 合适时机再写回到内存中。

4. WC (Write combining) 这样的内存不会被 cache, 对于写操作可能会被延迟写入。

可是往往，为了取得比較高的效率。普通内存的使用通常会选择 WB 类型。也就是内存会被 cache 。此时就须要一种手段来保证各个 cache 之间的一致性了，专业一点来讲就是 Cache-coherence 。

    那么怎样知道自己 cache 中的 cache line 在其他 CPU 的 cache 中存在呢。怎样记录自己的 cache line 被自己改动过，须要回写呢，显然要有一些状态标记来记录这些

东西。这就是 MESI 协议。

    在MESI协议中。每一个Cache line有4个状态。可用2个bit表示，它们各自是： 

    1. M(Modified)

    这行数据有效，数据被改动了。和内存中的数据不一致，数据仅仅存在于本Cache中。

2. E(Exclusive)

    这行数据有效，数据和内存中的数据一致，数据仅仅存在于本Cache中。

    3. S(Shared)

    这行数据有效，数据和内存中的数据一致，数据可能存在于非常多Cache中。

4. I(Invalid)

    这行数据无效。

    真相正在一步一步解开...