https://mp.weixin.qq.com/s/c8kDgye50nKJR4tkC0RzVA

D锁存器对电平敏感，当使能位使能时，输出Q跟随输入D的变化而变化。
 
​​
摘自康华光《电子技术基础 · 数字部分》（第五版）
 
参考链接
 
1.创建DLatch.java, 并生成构造方法和logic()方法
略
 
2. 根据逻辑原理图，添加输入输出线
​​
 
3. 在构造方法中搜集输入输出线并调用construct()方法
​​
 
 
4. 在logic()方法中创建子节点并连线
​​
 
5. 创建inst静态方法方便后续使用
略
 
6. 创建main方法执行验证
​​
 
运行结果为：
​​
 
 
7. 生成Verilog
生成定制化模块名：
无
 
调用toVerilog()方法生成Verilog实现。
​​
 
执行结果如下：
​​
 

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