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　　计数器，FPGA设计中最常用的设计，然而有些地方需要多加注意。

一、勿要多计

　　打算计10下，所以我计数器就写计到10：cnt==10，程序如下所示。

1、设计文件

 module jsq
 //========================< 端口 >==========================================
 (
 input   wire                clk                 ,
 input   wire                rst_n               ,
 input   wire                en                  ,
 output  reg   [ :]        cnt
 );
 //========================< 信号 >==========================================
 reg                         en_flag             ;
 wire                        add_cnt             ;
 wire                        end_cnt             ;

 //========================< 程序 >==========================================
 always @(posedge clk or negedge rst_n) begin
     if(!rst_n) begin
         en_flag <= ;
     end
     else if(en) begin
         en_flag <= ;
     end
     else if(end_cnt) begin
         en_flag <= ;
     end
 end

 always @(posedge clk or negedge rst_n) begin
     if(!rst_n)
         cnt <= ;
     else if(add_cnt) begin
         if(end_cnt)
             cnt <= ;
         else
             cnt <= cnt + ;
     end
 end

 assign add_cnt = en_flag;
 assign end_cnt = add_cnt && cnt== ; //我想计10下

 endmodule

2、仿真文件

 `timescale 1ns/1ps  //时间精度
 `define    Clock  //时钟周期

 module jsq_tb;

 //========================< 端口 >==========================================
 reg                         clk                 ; //时钟，50Mhz
 reg                         rst_n               ; //复位，低电平有效
 reg                         en                  ;
 wire  [ :]                cnt                 ;

 //==========================================================================
 //==    模块例化
 //==========================================================================
 jsq u_jsq
 (
     .clk                    (clk                ),
     .rst_n                  (rst_n              ),
     .en                     (en                 ),
     .cnt                    (cnt                )
 );

 //==========================================================================
 //==    时钟信号和复位信号
 //==========================================================================
 initial begin
     clk = ;
     forever
         #(`Clock/) clk = ~clk;
 end

 initial begin
     rst_n = ; #(`Clock*+);
     rst_n = ;
 end

 //==========================================================================
 //==    设计输入信号
 //==========================================================================
 initial begin
     en = ;
     #(`Clock*+); //初始化完成
     en = ;
     #(`Clock*);
     en = ;
     #(`Clock*);
     $stop;
 end

 endmodule

3、Modelsim仿真图像

　　观察图像可以看到，计数器 cnt 计到了 cnt==10 这里，可是当我仔细数数时却发现，计数是从 0 开始计的，从 0 到 10，所以实际计了 11 下！和我之前写代码时脑中所想不一致！所以，如果只想计10下，那实际写代码应该写 9 才对。

　　总结：计数器想计 n 下，那写代码只能写 cnt==n-1。

二、勿要少记

　　数据 data 和数据使能 data_en 同时来，我想数一下到底来了多少个数据。

1、代码设计

 module jsq
 (
 input   wire                clk                 ,
 input   wire                rst_n               ,
 input   wire  [ :]        data                ,
 input   wire                data_en             ,
 output  reg   [ :]        cnt
 );

 always @(posedge clk or negedge rst_n) begin
     if(!rst_n) begin
         cnt <= ;
     end
     else if(data_en) begin
         cnt <= cnt + ;
     end
     else begin
         cnt <= ;
     end
 end

 endmodule

2、仿真设计

 `timescale 1ns/1ps  //时间精度
 `define    Clock  //时钟周期

 module jsq_tb;

 //========================< 端口 >==========================================
 reg                         clk                 ; //时钟，50Mhz
 reg                         rst_n               ; //复位，低电平有效
 reg   [ :]                data                ;
 reg                         data_en             ;
 wire  [ :]                cnt                 ;

 //==========================================================================
 //==    模块例化
 //==========================================================================
 jsq u_jsq
 (
     .clk                    (clk                ),
     .rst_n                  (rst_n              ),
     .data                   (data               ),
     .data_en                (data_en            ),
     .cnt                    (cnt                )
 );

 //==========================================================================
 //==    时钟信号和复位信号
 //==========================================================================
 initial begin
     clk = ;
     forever
         #(`Clock/) clk = ~clk;
 end

 initial begin
     rst_n = ; #(`Clock*+);
     rst_n = ;
 end

 //==========================================================================
 //==    设计输入信号
 //==========================================================================
 initial begin
     data_en = ;
     data = ;
     #(`Clock*+); //初始化完成

     data_en = ;
     data = ;
     #(`Clock);
     data = ;
     #(`Clock);
     data = ;
     #(`Clock);
     data = ;
     #(`Clock);
     data = ;
     #(`Clock);
     data = ;
     #(`Clock);
     data = ;
     #(`Clock);
     data = ;
     #(`Clock);
     data = ;
     #(`Clock);
     data = ;
     #(`Clock);
     data = ;
     data_en = ;

     #(`Clock*);
     $stop;
 end

 endmodule

3、Modelsim仿真图像

　　观察图像可以看到，计数器 cnt 计到了 cnt==10 这里，而我的 data_en 确实是维持了 10 个周期的。这种情况下，cnt 计到多少就是多少，第0下是不作数的。如果按照上面的情况，以为真实计数是 10-1=9下，反而是错的了。当然如果其他信号需要用到 cnt来搞事情，那还是需要写 cnt==n-1的，这就又回到上面第一种情况了。

　　此外 cnt 较 data_en 延后了一个周期，当 data_en 都拉低了，而后 cnt 才计到 cnt==10，这是时序逻辑的特点，并非出错。

　　总结：计数器计算一段波形的持续时间，最终即到 cnt==n，那波形时间就是n，不需要 -1。