jchdl进展 - 20180918

这几天看了下SystemC，发现与jchdl相似的地方，或者jchdl与之相似的地方。

但总体而言：
1. jchdl的模型更简单，更清晰；
2. jchdl还有一些建模需要的工具需要补充，比如: inout port, RTL需要增加logic以支持四值逻辑，再者jchdl要考虑如何实现sal或者SystemC里面的tlm；
3. SystemC还是把建模和验证混在一起，虽然相对Verilog而言好一些，但仍是个杂烩（中性，就不用大了）；

进展：

1. GSL暂时不会添加Inout port支持，会把模型变的过于复杂（可能Inout不是gsl的概念，而只是物理上的复用，需要继续理清）；
2. RTL添加Structure复合数据类型支持（待发布）。类似于C语言、SystemVerilog中的struct；用法类似于Chisel中的Bundle: public成员，直接a.b.c这样引用属性，而不使用getter方法。
转化为Verilog是会把structure摊平展开，如structA包含a,b,c三个primitive type，则展开为：
structA_a,structA_b,structA_c. 如果structure包含structure则递归展开。