数字IC前后端设计中的时序收敛（六）--Max Fanout违反

本文转自：自己的微信公众号《数字集成电路设计及EDA教程》（二维码见博文底部）

里面主要讲解数字IC前端、后端、DFT、低功耗设计以及验证等相关知识，并且讲解了其中用到的各种EDA工具的教程。

考虑到微信公众平台上面发布的很多推文百度搜索不到，所以以后的推文也会在这里进行转载。

Max Fanout并非硬性指标，在库中也没有具体的限制，在不引起其他逻辑DRC违反的情况下，max fanout即使违反了sdc中的约束应该也可以不用考虑。我们可以通过设置max fanout的值来优化max_cap以及max_tran。具体原因是：fanout越大，某个单元的驱动的下一级cell输入pin上的电容越大，也就是单元的负载越大，因此延迟、cap、transition都会比较差。

以后有空再把PT进行ECO的方法讲一下，有PT的帮助，修复时序的违反应该会方便很多。

推文开头美景照片取自于：

http://www.mafengwo.cn/weixin/article-603.html