Verilog学习笔记基本语法篇(十一)········ 常用系统函数
1)系统任务:$monitor
1 module test;
2 reg [0:7]memory[0:7]; //声明8个8位的存储单元
3 integer i;
4 initial
5 $readmemb("init.dat",memory);
6 for(i=0;i<8;i=i+1)
7 $display("memory[%d]=%b",i,memory[i]);
8 end
9 endmodule
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