Verilog学习笔记设计和验证篇(三)...............同步有限状态机的指导原则

因为大多数的FPGA内部的触发器数目相当多，又加上独热码状态机（one hot code machine）的译码逻辑最为简单，所以在FPGA实现状态机时，往往采用独热码状态机（即每个状态只有一个寄存器置位的状态机）。建议采用case语句来建立状态机的模型，因为这些语句表达清晰明了，可以方便的由当前状态转向下一个状态并设置输出。记得：不要忘记在case语句的最后写上default分支，并将状态设置为'bx这就等于告诉综合器case语句已经指定了所有的状态。这样综合器就可以删除不必要的译码电路使生成的电路简洁。

如果将默认的状态设置为某一确定值的状态可不可以呢？

这样会导致，虽然综合器产生的逻辑和设置default：state=’bx；相同，但是状态机的Verilog模型综合前和综合后的仿真结果不一致。因为启动仿真器时，状态机的所有状态都不确定，因此立即进入default状态。这时便会导致开始的状态为state1，但是实际的硬件电路在通电以后，进入的状态是不确定的，很可能不是state1的状态，因此'bx更切合实际一些。但是再有多余状态的情况下，可以通过哦综合指令（高级教程）将默认状态设置为某一确定的有效状态，因为这样能够使得状态机在偶然进入多余状态后，仍能在下一时钟跳变沿返回正常工作状态，否则引起死锁。

目前大多数综合其往往不支持在一个always快中由多个事件触发的状态机（隐含状态机，implicit state machine），为了能综合出有效的电路，用Verilog描述的状态机应明确的由唯一时钟触发。如果比需要用到不同时钟触发的状态机，可以采用以下程序：编写另一个模块，并采用第二种时钟触发；然后用适中调用的方法再领一个模块中将它们连接起来。为了使设计更简单，调试更加容易，通常使得两个状态机的周期由一定的关系。

在Verilog中状态必须明确赋值，使用参数parameter和define都可以实现：

参数定义：parameter state1=2'0,state2=2'1;

...

current_state=state1;

宏定义：`define state1=2'b0,state2=2'b1;

....

current_state=`state2;

语言指导原则：

1）always块

(1)每个always块只能有一个事件控制@(event-control),而且要紧跟在always关键词后面。

(2)always块可以表示时序逻辑或者组合逻辑，也可以同时表示透明锁存器和组合逻辑，但是不建议使用，因为可能产生不希的透明锁存器。

(3)带有posedge和negedge关键词的事件表达式代表边沿触发的时序逻辑，没有这两种关键词的表示组合逻辑或者点评敏感的锁存器，如果有多个沿和电平，期间必须用or隔离。

(4)每个在always中复制的信号都必须定义成reg型或整型。整形变量默认位32位，可以对整形变量的范围进行规定，如 integer  [7:0]amm；

(5)always块中应避免组合反馈回路。每个表示时序的always块只能有一个时钟沿跳变触发，置位和复位信号最好也由该时钟触发。

在用always块设计纯组合逻辑网络时，在生成组合逻辑的always中参与复制的所有信号都必须有明确的值，即在赋值表达式右边赋值信号必须都在always的敏感列表中列出。如果某一变量没有出现在变量列表中，那么在综合时将会该信号隐含的产生一个透明锁存器，这是因为该信号的变化并不能改变赋值的变化，而要先把该信号的变化存起来，等到敏感列表中的其他值发生变化时再起作用，纯组合逻辑不能做到这一点。这样综合后的电路就不是纯组合电路了，这时综合器会发出警告，提示设计插入了锁存器。见下例：

1    input a,b,c;
2    reg e,d;
3    always @(a or b or c)
4     begin
5       e=d&a&b;
6       /*因为d没有在敏感列表中列出，多以d变化时，e不能立刻变化，必须等到a或b或c变化时才体现出来。这就是说实际上相当于存在一个电平敏感的透明锁存器在起作用，把d的信号变化锁存在其中*/
7       d=e|c；
8       end

2）赋值

(1)对一个寄存器变量（reg）和整型（integer）变量给定位的赋值，只允许在一个alawys块内进行，如果在另一个always块中也赋值，这是非法的。

(1)把一个信号的值赋值为'bx,综合器就把他解释成无关状态，因而综合器为其生成的硬件电路最简洁。