Testbench编写技巧

一、基本架构（常用模板）

 `timescale 1ns/1ps  //时间精度
 `define    Clock  //时钟周期

 module my_design_tb;

 //==================<端口>==================================================
 reg                         clk                 ; //时钟，50Mhz
 reg                         rst_n               ; //复位，低电平有效
 reg  [XX:]                 in                  ; //
 wire [XX:]                 out                 ; //

 //--------------------------------------------------------------------------
 //--    模块例化
 //--------------------------------------------------------------------------
 my_design u_my_design
 (
     .clk                    (clk                ),
     .rst_n                  (rst_n              ),
     .in                     (in                 ),
     .out                    (out                )
 );

 //----------------------------------------------------------------------
 //--    时钟信号和复位信号
 //----------------------------------------------------------------------
 initial begin
     clk = ;
     forever
         #(`Clock/) clk = ~clk;
 end

 initial begin
     rst_n = ; #(`Clock*+);
     rst_n = ;
 end

 //----------------------------------------------------------------------
 //--    设计输入信号
 //----------------------------------------------------------------------
 initial begin
     in = ;
     #(`Clock*+); //初始化完成

     $stop;
 end

 endmodule

二、时钟激励设计

`timescale 1ns/1ps  //时间精度
`define    Clock  //时钟周期

//==========================================================================
//==    方法一，50%占空比
//==========================================================================
initial begin
    clk = ;
    forever
        #(`Clock/) clk = ~clk;
end

//==========================================================================
//==    方法二，50%占空比
//==========================================================================
initial begin
    clk = ;
    always
        #(`Clock/) clk = ~clk;
end

//==========================================================================
//==    方法三，产生固定输入的时钟脉冲
//==========================================================================
initial begin
    clk = ;
    repeat()
        #(`Clock/) clk = ~clk;
end

//==========================================================================
//==    方法四，非50%占空比
//==========================================================================
initial begin
    clk = ;
    forever begin
        #((`Clock/)-) clk = ;
        #((`Clock/)+) clk = ;
    end
end

三、复位信号设计

`timescale 1ns/1ps  //时间精度
`define    Clock  //时钟周期

//==========================================================================
//==    方法一，异步复位
//==========================================================================
initial begin
    rst_n = ; #(`Clock*+);
    rst_n = ;
end

//==========================================================================
//==    方法二，同步复位
//==========================================================================
initial begin
    rst_n = ; #(`Clock*);
    rst_n = ;
end

四、task常用方法

//==========================================================================
//==    输入信号任务封装
//==========================================================================
task i_data;
    input [:] dut_data;
    begin
        @(posedge data_en); send_data=;
        @(posedge data_en); send_data=dut_data[];
        @(posedge data_en); send_data=dut_data[];
        @(posedge data_en); send_data=dut_data[];
        @(posedge data_en); send_data=dut_data[];
        @(posedge data_en); send_data=dut_data[];
        @(posedge data_en); send_data=dut_data[];
        @(posedge data_en); send_data=dut_data[];
        @(posedge data_en); send_data=dut_data[];
        @(posedge data_en); send_data=;
        #;
    end
endtask

//调用方法：i_data(8'hXX);

//==========================================================================
//==    多输入信号任务封装
//==========================================================================
task more_input;
    input  [ :]     a;
    input  [ :]     b;
    input  [:]     times;
    output [ :]     c;
    begin
        repeat(times) @(posedge clk)         //等待 times 个时钟上升沿
        c=a+b;
    end
endtask

//调用方法：more_input(x,y,t,z); //按声明顺序

五、@和wait

//==========================================================================
//==    @为边沿触发
//==========================================================================
initial begin
    start = ;
    repeat() @(posedge clk)    //等待5个时钟上升沿
    start = ;
end

//==========================================================================
//==    wait为电平触发
//==========================================================================
initial begin
    start = ;
    wait(en);                     //等待en==1
    start = ;
end

六、常用仿真控制语句

$random         //产生随机数
$random % n     //产生范围 {-n,n} 的随机数
{$random} % n   //产生范围 { 0,n} 的随机数

$stop           //停止运行仿真，Modelsim 中可继续仿真
$finish         //结束运行仿真，Modelsim 中不可继续仿真

$stop(n)        //带参数系统任务，根据参数 0、1、2 不同，输出仿真信息
$finish(n)      //带参数系统任务，根据参数 0、1、2 不同，输出仿真信息
/*------------------------------------------------------------------------*\
    0:不输出任何信息
    1:输出当前仿真时刻和位置
    2:输出当前仿真时刻、位置和仿真过程中用到的 memory 以及 CPU 时间的统计
\*------------------------------------------------------------------------*/

七、仿真终端显示描述

$monitor      //仿真打印输出,打印出仿真过程中的变量，使其终端显示
/*------------------------------------------------------------------------*\
  $monitor($time,,,"clk=%d reset=%d out=%d",clk,reset,out);
\*------------------------------------------------------------------------*/

$display      //终端打印字符串,显示仿真结果等
/*------------------------------------------------------------------------*\
  $display(” Simulation start ! ");
  $display(” At time %t,input is %b%b%b,output is %b",$time,a,b,en,z);
\*------------------------------------------------------------------------*/

$time         //返回 64 位整型时间

$stime        //返回 32 位整型时间

$realtime     //实行实时模拟时间

八、文本输入

$readmemb/$readmemh("<数据文件名>",<存储器名>);
$readmemb/$readmemh("<数据文件名>",<存储器名>,<起始地址>);
$readmemb/$readmemh("<数据文件名>",<存储器名>,<起始地址>,<结束地址>);

$readmemb
/*------------------------------------------------------------------------*\
  读取二进制数据，读取文件内容只能包含：空白位置，注释行，二进制数
  数据中不能包含位宽说明和格式说明，每个数字必须是二进制数字。
\*------------------------------------------------------------------------*/

$readmemh
/*------------------------------------------------------------------------*\
  读取十六进制数据，读取文件内容只能包含：空白位置，注释行，十六进制数
  数据中不能包含位宽说明和格式说明，每个数字必须是十六进制数字.
\*------------------------------------------------------------------------*/

例如：

/*------------------------------------------------------------------------*\
    //mem.dat 文件内容
    @001
    AB CD
    @003
    A1
\*------------------------------------------------------------------------*/
reg [:]     memory[:0]    ;//声明 8 个 8 位存储单元
integer       i              ;

initial begin
    $readmemh("mem.dat",memory);//读取系统文件到存储器中的给定地址
    for(i=;i<;i=i+)
        $display("Memory[%d]=%h",i,memory[i]);
end

/*------------------------------------------------------------------------*\
    //仿真输出为
    Memory[0] = xx;
    Memory[1] = AB;
    Memory[2] = CD;
    Memory[3] = A1;
\*------------------------------------------------------------------------*/

九、简单的仿真案例

1.设计文件

 module add
 //==================<端口>==================================================
 (
 input  wire [ :]            a                    ,
 input  wire [:]             b                    , // 输入信号b
 input  wire [:]             c                    , // 输入信号a
 input  wire [:]             d                    , // 输入信号b
 output wire [:]             e                       // 求和输出信号
 );

 //==================<设计>==================================================
 assign e = a + b + c + d;

 endmodule

2.仿真文件

 `timescale 1ns/1ps  //时间精度

 module add_tb;

 //==================<端口>==================================================
 //输入输出---------------------------------------
 reg  [:]                     a                    ;
 reg  [:]                     b                    ;
 reg  [:]                     c                    ;
 reg  [:]                     d                    ;
 wire [:]                     e                    ;
 //中间变量---------------------------------------
 reg  [:]                     i                    ;

 //--------------------------------------------------------------------------
 //--    模块例化
 //--------------------------------------------------------------------------
 add u_add
 (
     .a                        (a                    ),
     .b                        (b                    ),
     .c                        (c                    ),
     .d                        (d                    ),
     .e                        (e                    )
 );

 //----------------------------------------------------------------------
 //--    设计输入信号
 //----------------------------------------------------------------------
 initial begin
     a = ;
     b = ;
     c = ;
     d = ;
     for(i=;i<;i=i+) begin
         #;
         a = i;
         b = i;
         c = i;
         d = i;
     end
 end

 initial begin
     $monitor($time,,"%d + %d + %d + %d ={%d}",a,b,c,d,e); // 信号打印输出
     #;
     $stop;
 end

 endmodule

3.Modelsim仿真

参考资料：

[1]米联客FPGA教程

[2]吴厚航. 深入浅出玩转FPGA[M]. 北京航空航天大学出版社, 2013.