计数器的Verilog写法

　　计数器是非常基本的使用，没有计数器就无法处理时序。我在学习时发现市面上有几种不同的计数器写法，非常有趣，在此记录下来：

一、时序逻辑和组合逻辑彻底分开

1.代码

 //======================================================================
 // --- 名称 : Count_1
 // --- 作者 : xianyu_FPGA
 // --- 日期 : 2018-12-10
 // --- 描述 : 模10计数器，0到10循环累加
 //======================================================================

 module Count_1
 (
     input               clk                 ,
     input               rst_n               ,
     output reg [ :]   cnt
 );

 //----------------------------------------------------------------------
 //--   组合电路
 //----------------------------------------------------------------------
 reg [ :]              cnt_n                ;

 always @(*)begin
     if(cnt == 'd9)
         cnt_n = 'd0;
     else
         cnt_n = cnt + 'b1;
 end

 //----------------------------------------------------------------------
 //--   时序电路
 //----------------------------------------------------------------------
 always @(posedge clk or negedge rst_n)begin
     if(!rst_n)
         cnt <= 'b0;
     else
         cnt <= cnt_n;
 end

 endmodule

 /*
 //----------------------------------------------------------------------
 //--   组合电路也可以这样写
 //----------------------------------------------------------------------
 wire [ 3:0]             cnt_n               ;

 assign cnt_n = (cnt==4'd9)? 4'd0 : cnt+1'b1;

 */

2.写法1的RTL视图

3.写法2的RTL视图

二、最常见的写法

1.代码

 //======================================================================
 // --- 名称 : Count_2
 // --- 作者 : xianyu_FPGA
 // --- 日期 : 2018-12-10
 // --- 描述 : 模10计数器，0到10循环累加
 //======================================================================

 module Count_2
 (
     input               clk                 ,
     input               rst_n               ,
     output reg [ :]   cnt
 );

 always @(posedge clk or negedge rst_n)begin
     if(!rst_n)
         cnt <= 'd0;
     else if(cnt=='d9)
         cnt <= 'd0;
     else
         cnt <= cnt + 'b1;
 end

 endmodule

2.RTL视图

三.代码片段写法

1.代码

 //======================================================================
 // --- 名称 : Count_3
 // --- 作者 : xianyu_FPGA
 // --- 日期 : 2018-12-10
 // --- 描述 : 模10计数器，0到10循环累加
 //======================================================================

 module Count_3
 //---------------------<端口声明>---------------------------------------
 (
 input                   clk                 ,
 input                   rst_n               ,
 output reg [ :]       cnt
 );
 //---------------------<信号定义>---------------------------------------
 wire                    add_cnt             ;
 wire                    end_cnt             ;

 //----------------------------------------------------------------------
 //--   0-9计数
 //----------------------------------------------------------------------
 always @(posedge clk or negedge rst_n)begin
     if(!rst_n)
         cnt <= 'd0;
     else if(add_cnt)begin
         if(end_cnt)
             cnt <= 'd0;
         else
             cnt <= cnt + 'b1;
     end
     else
         cnt <= cnt;
 end

 assign add_cnt = ;
 assign end_cnt = add_cnt && cnt==10-1;

 endmodule

2.RTL视图

四、自减计数器（较少用到）

1.代码

 //======================================================================
 // --- 名称 : Count_4
 // --- 作者 : xianyu_FPGA
 // --- 日期 : 2018-12-19
 // --- 描述 : 模10自减计数器，10到0循环累减
 //======================================================================

 module Count_4
 //---------------------<端口声明>---------------------------------------
 (
 input                   clk                 ,
 input                   rst_n               ,
 output reg [ :]       cnt
 );
 //---------------------<参数定义>---------------------------------------
 parameter CNT_MAX       = 10                ,

 //----------------------------------------------------------------------
 //--   10到0循环累减
 //----------------------------------------------------------------------
 always @(posedge clk or negedge rst_n)begin
     if(!rst_n) begin
         cnt <= ;
     end
     else if(cnt==) begin
         cnt <= CNT_MAX;
     end
     else begin
         cnt <= cnt - ;
     end
  end

 endmodule

2.RTL视图

3.仿真波形

五、新学到的一种非常简洁的计数器

　　本以为计数器就是这样了，近来学习开源骚客《SDRAM那些事儿》系列教程，又发现一种新的写法，对于特定功能的实现上非常简洁。

要求：

　　现在对 OV5640 摄像头进行上电控制，由数据手册得到上电控制的时序图如下所示，用Verilog代码实现其波形。

1、代码片段法

　　代码片段法还是比较好用的，我平时用的最多，要实现这个时序图，我肯定会这样写：

 module power_ctrl
 //========================< 端口 >==========================================
 (
 //system --------------------------------------------
 input   wire                clk                     , // 50MHz
 input   wire                rst_n                   ,
 //ov5640 --------------------------------------------
 output  reg                 ov5640_pwdn             , // ov5640上电
 output  reg                 ov5640_rst_n            , // ov5640复位
 output  reg                 power_done                // power_ctrl全面有效，SCCB可以开始工作
 );
 //========================< 参数 >==========================================
 localparam T2_6MS           = 30_0000               ; // T2>5ms
 localparam T3_2MS           = 10_0000               ; // T3>1ms
 localparam T4_21MS          = 105_0000              ; // T4>20ms
 //========================< 信号 >==========================================
 reg     [:]              cnt_6ms                 ;
 wire                        add_cnt_6ms             ;
 wire                        end_cnt_6ms             ;
 reg     [:]              cnt_2ms                 ;
 wire                        add_cnt_2ms             ;
 wire                        end_cnt_2ms             ;
 reg     [:]              cnt_21ms                ;
 wire                        add_cnt_21ms            ;
 wire                        end_cnt_21ms            ;      

 //==========================================================================
 //==    ov5640_pwdn
 //==========================================================================
 always @(posedge clk or negedge rst_n) begin
     if(!rst_n)
         cnt_6ms <= 'd0;
     else if(add_cnt_6ms) begin
         if(end_cnt_6ms)
             cnt_6ms <= 'd0;
         else
             cnt_6ms <= cnt_6ms + ;
     end
 end

 assign add_cnt_6ms = ov5640_pwdn == 'b1;
 assign end_cnt_6ms = add_cnt_6ms && cnt_6ms== T2_6MS-;

 always @(posedge clk or negedge rst_n) begin
     if(!rst_n) begin
         ov5640_pwdn <= 'b1;
     end
     else if(end_cnt_6ms) begin
         ov5640_pwdn <= 'b0;
     end
 end

 //==========================================================================
 //==    ov5640_rst_n
 //==========================================================================
 always @(posedge clk or negedge rst_n) begin
     if(!rst_n)
         cnt_2ms <= 'd0;
     else if(add_cnt_2ms) begin
         if(end_cnt_2ms)
             cnt_2ms <= 'd0;
         else
             cnt_2ms <= cnt_2ms + 'b1;
     end
 end

 assign add_cnt_2ms = ov5640_rst_n == 'b0 && ov5640_pwdn == 1'b0;
 assign end_cnt_2ms = add_cnt_2ms && cnt_2ms== T3_2MS-;

 always @(posedge clk or negedge rst_n) begin
     if(!rst_n) begin
         ov5640_rst_n <= 'b0;
     end
     else if(end_cnt_2ms) begin
         ov5640_rst_n <= 'b1;
     end
 end

 //==========================================================================
 //==    power_done
 //==========================================================================
 always @(posedge clk or negedge rst_n)begin
     if(!rst_n)
         cnt_21ms <= 'd0;
     else if(add_cnt_21ms) begin
         if(end_cnt_21ms)
             cnt_21ms <= 'd0;
         else
             cnt_21ms <= cnt_21ms + 'b1;
     end
 end

 assign add_cnt_21ms = power_done == 'b0 && ov5640_rst_n == 1'b1;
 assign end_cnt_21ms = add_cnt_21ms && cnt_21ms== T4_21MS-;

 always @(posedge clk or negedge rst_n) begin
     if(!rst_n) begin
         power_done <= 'b0;
     end
     else if(end_cnt_21ms) begin
         power_done <= 'b1;
     end
 end

 endmodule

　　可以看到代码还是不复杂的，条理也比较清晰，仿真后得到如下波形，和时序图一致，设计正确。

2、简洁计数器（by 开源骚客）

　　开源骚客实现这段时序时也是采用计数器，可是代码却非常简洁！他的写法如下：

 module power_ctrl
 //========================< 端口 >==========================================
 (
 //system --------------------------------------------
 input   wire                clk                     , // 50MHz
 input   wire                rst_n                   ,
 //ov5640 --------------------------------------------
 output  wire                ov5640_pwdn             , // ov5640上电
 output  wire                ov5640_rst_n            , // ov5640复位
 output  wire                power_done                // power_ctrl全面有效，SCCB可以开始工作
 );
 //========================< 参数 >==========================================
 localparam T2_6MS           = 30_0000               ; // T2>5ms
 localparam T3_2MS           = 10_0000               ; // T3>1ms
 localparam T4_21MS          = 105_0000              ; // T4>20ms
 //========================< 信号 >==========================================
 reg     [:]              cnt_6ms                 ;
 reg     [:]              cnt_2ms                 ;
 reg     [:]              cnt_21ms                ;       

 //==========================================================================
 //==    ov5640_pwdn
 //==========================================================================
 always @(posedge clk or negedge rst_n) begin
     if(!rst_n) begin
         cnt_6ms <= 'd0;
     end
     else if(ov5640_pwdn == 'b1) begin
         cnt_6ms <= cnt_6ms + 'b1;
     end
 end

 assign ov5640_pwdn = (cnt_6ms >= T2_6MS) ? 'b0 : 1'b1;

 //==========================================================================
 //==    ov5640_rst_n
 //==========================================================================
 always  @(posedge clk or negedge rst_n) begin
     if(!rst_n) begin
         cnt_2ms <= 'd0;
     end
     else if(ov5640_rst_n == 'b0 && ov5640_pwdn == 1'b0) begin
         cnt_2ms <= cnt_2ms + 'b1;
     end
 end

 assign ov5640_rst_n = (cnt_2ms >= T3_2MS) ? 'b1 : 1'b0;

 //==========================================================================
 //==    power_done
 //==========================================================================
 always  @(posedge clk or negedge rst_n) begin
     if(!rst_n) begin
         cnt_21ms <= 'd0;
     end
     else if(power_done == 'b0 && ov5640_rst_n == 1'b1) begin
         cnt_21ms <= cnt_21ms + 'b1;
     end
 end

 assign power_done = (cnt_21ms >= T4_21MS) ? 'b1 : 1'b0;

 endmodule

　　可以看到，代码非常简洁且条理清晰，比我自己的写法要省很多代码。同样对其仿真得到如下波形，和时序图一致，也设计正确。

　　由两个仿真波形图可以发现，我自己的写法是计数器计满了就清0，大多时候计数器也确实是这样用的。而开源骚客的计数器是计数器和信号配合产生，计满了就保持，写法非常简洁！在设计简单时序时，这种计数器思路非常受用。看来计数器虽然简单，但是里面包含的学问可真不少啊。

参考资料：

[1]锆石科技FPGA教程

[2]小梅哥FPGA教程

[3]明德扬FPGA教程

[4]开源骚客《SDRAM那些事儿》