FPGA学习笔记. DDS

DDS原理

　　直接数字式频率合成器（Direct Digital Synthesizer）

频率计算公式

　　Fout = FW * Fclk / 2^N

Fout 输出频率， Fw 频率控制字， N 位数 精度 Fclk / 2^N

设计思路

设置一个计数cnt作累加，Fw频率控制字，作为计数步长。

时钟clk下，cnt <= cnt + Fw.

设输入时钟是100mHz，目标Fo为115200Hz，计数器为32位，据上面的公式可以得出

Fw = Fo * 2^32  /  Fc = 115200 * 2^32 / (100*10^6) = 4947802.3249992

取整 Fw = 4947802，

占空比为50%，cnt <= 2^N ,Fo = 0 ; cnt > 2^N ,Fo = 1。

添加一个block menery IP，存放 正弦波相位-幅度 表，由相位累加来查询地址。

生成COE文件

位宽32bit 深度2^12，code

clear;
close all;
%%
width = ; %data width
N = ;     %addr witdh
depth = ^N;%memery depth
x = linspace(,*pi,depth);
y_sin = sin(x)+;
y_sin_q=round(y_sin*(^(width-)));
fid = fopen('CosWaveWid32Def2e12.coe','w');
%write header
fprintf(fid,'MEMORY_INITIALIZATION_RADIX=16;\n');
fprintf(fid,'MEMORY_INITIALIZATION_VECTOR=\n');
%write data
if(fid>)
    fprintf(fid,'%x,\n',y_sin_q);
end
fclose(fid);

verilog 程序

累加与查询地址

 /*
 fc = 100MHz
 fo = 1kHz
 N  = 32 (width)
 fw = (fo * 2^N) / fc = 42949.67296 => 42950 

 */
 module DdsTopV
 #(
     parameter COUNTWIDTH = ,
     parameter FW = 'd429497
 )
 (
     input  wire clk,
     input  wire rst_n,
     output reg  clk_out,
 //    output wire [11:0] addr,
     output wire [:] phase,
     output wire [:] sin_o
     );

 //wire [31:0] phase;
 wire [:] addr;
 reg [COUNTWIDTH-:] cnt;

 //相位累加
 always @(posedge clk or posedge rst_n)
 begin
     if(!rst_n)
         cnt <= ;
     else
         cnt <= cnt + FW;  //计数器步长FW
 end
 //clk_out
 always @(posedge clk or posedge rst_n)
 begin
     if(!rst_n)
         clk_out <= 'b0;
     else if(cnt < 'h7FFF_FFFF)
         clk_out <= 'b0;
     else
         clk_out <= 'b1;
 end   

 assign phase = cnt;
 assign addr = {phase[:]};

 blk_mem_gen_0 blk_mem_gen_0(
     .clka(clk),
     .addra(addr),
     .douta(sin_o)
     );

 endmodule

TestBench

 module testbench();

 reg clk;
 reg rst_n;
 wire clk_out;
 //wire [11:0] addr;
 wire [:] phase;
 wire [:] sin_o;

 /*
 Fo = 115200Hz
 Fw = 4947802.3
 */
 DdsTopV
 #(
 //    .COUNTWIDTH(32'd32),
     .FW('d4947802)
 )
 uut
 (
     .clk(clk),
     .rst_n(rst_n),
     .phase (phase),
 //    .addr(addr),
     .clk_out(clk_out),
     .sin_o(sin_o)
     );

     initial begin
     clk = ;
     rst_n = ;
     # rst_n=;
     end

     always  # clk=~clk; 

 endmodule

设置Block Memery

仿真结果

via

https://www.cnblogs.com/christsong/p/5536995.html