quartus中默认顶层文件名与工程名相同，或自行设置顶层文件：project->set as top-leval entity

顶层模块名要与工程名相同

RTL是编译后的结果，并没有与实际的硬件结构相对应也就是说RTL只能说明各个模块，模块之间的连接关系。
Technology Map Viewer是fitter后的结果，已经映射到FPGA器件的。

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