FCT需求分析

1. 系统组成

系统从硬件角度看是由芯片。电源，时钟，总线组成， 当中总线分为控制总线和数据总线。

芯片是单个的硬件单元，可实现多种功能。有些功能有性能需求，在计算机系统中大部分功能都须要软件配合。

电源和时钟是芯片工作的基本输入，应保证100%芯片的工作电源和时钟的正确性。

总线是芯片和芯片的连接。用于控制和传输数据，传输数据的总线一般有性能要求。

2. 目标系统框图

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3. 系统分析

3.1 芯片

PCIE_ROOT

PLX8632

FPGA

PEB383

RTM_DSP

SDRAM

CPLD

FALC

LED

PLL

3.2 芯片电源时钟

ICT确保

3.3 芯片总线

PCIE_ROOT: PCIE

PLX8632: PCIE

FPGA: PCIE

PEB383: PCIE, PCI

RTM_DSP: PCI, intr PIN, EMIF, McBSP

SDRAM: EMIF

CPLD: McBSP, intr PIN, RTC PIN, CLK PIN, PLL CONF PIN, LED PIN

LED: PIN

FALC: McBSP, CLK PIN, E1/T1

PLL: CLK PIN, CONF PIN, RTC PIN

3.4 芯片功能及性能

3.4.1 PCIE_ROOT

PCIE桥接功能及性能

PCIE_ROOT ---PCIE--- PLX8632    gen2,x16: 80Gbps

          \--PCIE--- PEB383     gen1,x1: 2.5Gbps

3.4.2 PLX8632

PLX8632桥接功能及性能

PLX8632 ---PCIE--- PCIE_ROOT    gen2,x16: 80Gbps

        \--PCIE--- FPGA         gen2,x8: 40Gbps

3.4.3 FPGA

FPGA stream通信功能及性能

FPGA ---PCIE--- PLX8632 ---PCIE--- PCIE_ROOT ---PCIE--- PEB383 ---PCI--- RTM_DSP ---EMIF--- SDRAM         

对于ISDN功能

E1: 64Kbps*32=2048Kbps=2Mbps

4 spans, 4*2Mbps=8Mbps

3.4.4 PEB383

PEB383桥接功能及性能

PEB383 ---PCIE--- PCIE_ROOT    gen1,x1: 2.5Gbps

       \--PCI--- RTM_DSP       66Mhz*32bits=2.112Gbps

3.4.5 RTM_DSP

3.4.5.1 PCI device

PEB383 ---PCI--- RTM_DSP    66Mhz*32bits=2.112Gbps

3.4.5.2 host

RTM_DSP ---McBsp--- CPLD    control

        |--McBsp--- FALC    E1/T1 data: 8Mbps

        |--EMIF--- SDRAM    133MBps

        \--PIN--- CPLD      RTC

3.4.6 CPLD

控制LED，配置PLL，提供FSYNC时钟同一时候做RTC时钟

CPLD ---McBSP--- RTM_DSP    control

     |--PIN--- PLL         
control & CLK

     |--PIN--- FALC     
   CLK

     \--PIN--- LED         
control

3.4.7 FALC

收发E1/T1数据（RTM_DSP --- DEVICE），从CPLD获取E1/T1发送时钟。提供网络时钟给PLL

FALC ---McBSP--- RTM_DSP    E1/T1 data: 8Mbps

     |--PIN--- PLL     
    CLK

     |--PIN--- CPLD     
   CLK

     \--E1/T1--- DEVICE     E1/T1 data: 8Mbps

3.4.8 LED

灯显示

CPLD ---PIN--- LED        control

3.4.9 PLL

从FALC获取网络时钟，CPLD配置PLL，提供FSYNC时钟

PLL ---PIN--- FALC     
  CLK

    \--PIN--- CPLD     
  control & CLK

4. FCT需求

ICT測试电源和时钟，FCT设计各种工作场景，检測芯片状态。应尽量涵盖功能及性能。

4.1 PCIE_ROOT桥接功能及性能

4.2 PLX8632桥接功能及性能

4.3 FPGA stream通信功能及性能

4.4 PEB383的PCI总线訪问

4.5 PEB383桥接功能及性能

4.6 RTM_DSP的PCI总线訪问

4.7 RTM_DSP对CPLD控制

4.8 RTM_DSP对FALC控制

4.9 RTM_DSP对SDRAM读写功能及性能

4.10 RTM_DSP对RTC时钟接收

4.11 CPLD对LED控制

4.12 CPLD对PLL配置

4.13 CPLD对PLL时钟接收

4.14 CPLD对FALC时钟输出

4.15 FALC输出时钟到PLL

4.16 FALC同RTM_DSP和DEVICE的通信功能及性能

5. FCT測试项目设计

5.1 PEB383 PCI枚举

方法：PCI总线扫描到PEB383后读取配置空间信息

涵盖需求：4.1。 4.4

5.2 RTM_DSP PCI枚举及配置空间验证

方法：PCI总线扫描到RTM_DSP后读取配置空间信息。并校验bar size

涵盖需求：4.1， 4.5， 4.6

5.3 RTM_DSP memory test

方法：X86端通过PCI总线读写RTM_DSP SDRAM，校验读写速度

涵盖需求：4.1， 4.5， 4.9

5.4 RTM CPLD firmware version check

方法：读取CPLD firmware version并校验

涵盖需求：4.1。 4.5， 4.7

5.5 RTM FALC hardware version check

方法：读取FALC hardware version并校验

涵盖需求：4.1。 4.5。 4.8

5.6 RTM LED test

方法：測试LED

涵盖需求：4.1。 4.5， 4.11

5.7 RTM_DSP interrupt test

方法：

load RTM_DSP image

配置RTM_DSP timer0。每30秒产生一个中断通过PCI发送到X86端

X86端捕获RTM_DSP PCI中断并记录中断到达时间，校验中断间隔是否是30秒

数据图：

watermark/2/text/aHR0cDovL2Jsb2cuY3Nkbi5uZXQvbW9vbjE0Ng==/font/5a6L5L2T/fontsize/400/fill/I0JBQkFCMA==/dissolve/70/gravity/SouthEast" alt="">

涵盖需求：4.1， 4.2， 4.3， 4.5。 4.7。 4.8， 4.9， 4.10， 4.12， 4.13

6. 局限性

当中一些项目没有被涵盖到

4.14

4.15

4.16

需在call test中进行測试