vivado仿真（无需testbench）

vivado仿真（无testbench）

实现步骤

1. 新建一个工程并添加自己编写的Verilog文件

添加后vivado会自动识别文件中的module

1. 创建block design文件，添加模块

添加前可能会有以下警告，等待一段时间即可。

1. 再次右键，点击Add IP，添加以下模块

双击此模块可以设定各种参数

1. 运行自动连线，选择上面添加的时钟源

1. 在悬空的引脚上右键，选中以下选项，创建端口

1. 在左侧source栏中，在1处右键，选择2处选项，将bd文件转化为.v文件

1. 在生成的新文件上右键，将其设置为top文件

1. 运行仿真，可以看到仿真结果

总结

添加simulation clock模块后如果进行RTL分析和综合的话会报错，目测可能是因为该模块只能用来行为级仿真。

由于本人刚刚入门使用vivado，很多操作不甚熟悉，如有错误欢迎指正。