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Verilog_Day3
内容为书中第5章 条件语句 条件语句必须在过程块语句中使用.所谓过程块语句是指由 initial 和 always 语句引导的执行语句集合.除这两种块语句引导的begin_end块中可以编写条件语句外,模块中的其他地方都不能编写. if 后面的表达式的结果若为0 ,x ,z 则按“假”处理:只有当为“1”时,按“真”处理. case语句 case语句通常用于微处理器的指令译码. 一般表示形式: 1. case(表达式) <case分支项> endcase 2. casez(表达…