https://blog.csdn.net/maxwell2ic/article/details/80620991 https://blog.csdn.net/mdpsdhr/article/details/61922126 https://www.cnblogs.com/woshitianma/archive/2013/05/19/3087258.html…

在很多情况下要计算输入输出的位宽,比如你写一个8*8的ram,那么地址需要三位去表示,那么这个函数的方便就体现出来了,你需要使用函数定义就好了,如果对于多文件可以包含定义的文件: 如果你的DEPTH是2^n次的话,可以用下面的function,否则要是像DEPTH为7的话,修改for循环中的depth>0.(个人仿真得出,不然都用depth>0的话,DEPTH为8的话,算出来的位宽是4位,而实际上我们只需要三位表示最大值7): 以上.…

一.整型 整型的每一种都有无符号(unsigned)和有符号(signed)两种类型. MySQL数据类型 含义 tinyint(m) 1个字节表示:signed(-128~127):unsigned(0~255) smallint(m) 2个字节表示:signed(-32768~32767):unsigned(0~65535) mediumint(m) 3个字节表示:signed(-8388608~8388607):unsigned(0~16777215) int(m) 4个字节表示:sign…

平时工作就是做深度学习,但是深度学习没有落地就是比较虚,目前在移动端或嵌入式端应用的比较实际,也了解到目前主要有 caffe2,腾讯ncnn,tensorflow,因为工作用tensorflow比较多,所以也就从tensorflow上下手了. 下面内容主要参考&翻译: https://www.tensorflow.org/mobile/?hl=zh-cn https://github.com/tensorflow/models/blob/master/research/object_detect…

设计表规则: 0),数据库名字以db_开始,编码UTF8 1),表名都以tb_开始 2),字段都是用小写,比如是否删除is_delete 3),表都是innodb,utf8格式的 4),最重要的,表名,字段都要见名知道意思,不能用拼音 5),如果主键id是数字的,那就设为自增 6),建议一般表都要有一个id 6),建议一般表都要有create_time,update_time类型为datetime 7),不允许字段用NULL作为默认值(不为空的除外) 8),数据类型说明 一.整型:每一种都有无符…

前面介绍了MDB的设计思想并对比了它和传统的嵌入式软件开发之间的差异,现在开始使用Simulink工具演示模型的搭建和C代码的自动生成过程. Matlab版本:R2018B 一.算法模型的搭建 搭建一个具有计数功能模型,当使能计数时,每运行一次该计数模块计数值加1,当计数值大于目标值时,相应的使能标志位置位,当初始化计数使能时,计数值被初始化为特定的输入值 模型的输入量描述: InitVal:计数器初始化值 B_Init:为1时,计时器模块被初始化成InitVal值 B_Calc:为1时,计数器…

网上一个能用的也没有,自己写一个把. 1.计算原理:  整数部分 网上找到了一个c语言的计算方法如下: int flog2(float x) { return ((unsigned&)x>>23&255)-127; } 用matlab测试了一下,得到的结果是一个log2的整数部分 小数部分 发现小数部分其实都是  1+一个小数  ,然后这个小数值其实可通过最高位是0.5 然后0.25,0.125.......这样累加得到. 比如: 100 0000 0000 0000 0000…

  开发环境:IDE:LIBERO 9.0(ACTEL公司的)芯片:AFS600 (BGA256),是混合系列的FPGA仿真软件:modelsim atcel 6.5d综合软件:synplify pro D-2009.12A 周末无聊,复习一下VERILOG参考大学写的一段图像插值的C程序写的,先看看这个简单的插值C函数,水平很烂,别见笑: YBYTE DealPictrue::ChaZhi_Gray(float x, float y,bool lei){    int i=int(y);int…

基于Verilog HDL整数乘法器设计与仿真验证 1.预备知识 整数分为短整数,中整数,长整数,本文只涉及到短整数.短整数:占用一个字节空间,8位,其中最高位为符号位(最高位为1表示为负数,最高位为0表示为正数),取值范围为-127~127. 负数的表示方法为正值的求反又加1.例如: 8’b0000_0100; //表示值:4,正值求反为:8’b1111_1011:再加1表示为:8’b1111_1100,这样便得到了-4的表示方法为:8’b1111_1100. 同理,负值变成正值的方法为:负值…

转载自 http://blog.sina.com.cn/s/blog_e7fec2630101f5t9.html SystemVerilog是一种硬件描述和验证语言(HDVL),它基于IEEE 1364-2001 Verilog硬件描述语言(HDL),并对其进行了扩展,包括扩充了C语言数据类型.结构.压缩和非压缩数组. 接口.断言等等,这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力.SystemVerilog由Accellera开发,它主要定位在芯片的实现和验证流…