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Altera DDR2 IP核学习总结3-----------DDR2 IP核的使用

根据上一篇生成的IP核,例化之后如上图,Local开头的数据是用户侧数据,其他数据暂时不用纠结,不用管. 这些是需要关注的信号,但是初学阶段很难对这些信号形成具体的概念,这里参考明德扬的代码进行二次封装. module ddr2_intf( clk_in           , clk_out          , rst_n            , local_address    , local_write_req  , local_read_req   , local_wdata    …

Altera FIFO IP核时序说明

ALTERA在LPM(library of parameterized mudules)库中提供了参数可配置的单时钟FIFO(SCFIFO)和双时钟FIFO(DCFIFO).FIFO主要应用在需要数据缓冲且数据符合先进先出规律的同步或异步场合.LPM中的FIFO包含以下几种: 1.SCFIFO:单时钟FIFO: 2.DCFIFO:双时钟FIFO,数据输入和输出的宽度相同: 3.DCFIFO_MIXED_WIDTHS:双时钟FIFO,输入输出数据位宽可以不同. 配置不细说,直接看时序来理解. 1.…

altera DDR2 IP核之仿真

在生成的IP核文件夹下,有一个testbench文件夹,里面包含了一个example测试激励和DDR2仿真模型. 如下 20 -rw-r--r-- 1 Administrator 197121 17128 9月 8 15:41 alt_ddr2_ip_example_top_tb.v 20 -rw-r--r-- 1 Administrator 197121 17128 9月 8 15:41 alt_ddr2_ip_example_top_tb.v.tmp 28 -rw-r--r-- 1 Admi…

如何使用和了解ALTERA的IP核

可以通过直接对IP核进行仿真验证,通过波形来分析IP核的功能和工作方式,以及各个寄存器之间的工作关系. 也可以通过查看用户指导手册来学习IP核,如下图.…

关于ALTERA生成IP核卡住

最近搞fft,用的quartus13.1版本,发现quartus和modelism存在各种各样的坑啊,fftIP核大家可能也遇到过ip核 生成到一半就卡住的问题,之前我是通过换系统解决的,但是好景不长,windos自己补了几个补丁之后,IP核又 没法用了,其实还有一种方法,就是再fft生成的过程,打开任务管理器,把quartus_map进程给关掉,之后ip核就 可以顺利生成了,可能关掉之后少了部分文件,但是不影响最后结果,我已经下板运行过了.…

Altera DDR2 IP核学习总结2-----------DDR2 IP核的生成

打开IP核工具,然后选择Verilog HDL选项,填写路径,写入文件名DDR2_IP.V,点击next PLL reference clock frequency填入板子晶振的频率50MHZ,这里设置Memory clock frequency为133MHZ,Controller data rate 为Full模式. 芯片型号如果有相同的就选相同的,如果没有就选类似的,然后修改参数.这里选择 然后点击Modify parameters设置参数,也可以选择Loda Preset载入设置好的参数…

ALTERA DDRII IP核使用

提到DDRII,大家应该都不陌生,DDRII SDRAM是第二代双倍速率同步动态RAM.今天小编给大家介绍一下QUARTUS II 下调用DDRII软核. 新建QUARTUSII工程之后,在tool下找到Megawizard plug-in manager,新建自定义宏功能模块 . 如上图,注意在interface下选择external memory,DDR2SDRAM,语言选择verilog hdl,输出文件名字填写相应的模块名. 如上图,输入参考时钟50M,根据自己的实际输入频率填写,此时钟…

Altera DDR2 IP核学习总结1-----------SRAM，DRAM

SRAM,DRAM,SDRAM和DDR2这些芯片详解网上铺天盖地的各种资料都有,这里只是根据个人习惯做一下总结,方便记忆. 详细资料可以参考https://wenku.baidu.com/view/36eb2521af45b307e8719786.html?sxts=1560173120906 SRAM基本存储单元结构 SRAM中的每一bit存储在由四个场效应管(M1-M4)构成的两个交叉耦合的反相器中,另外两个场效应管(M5,M6)是存储基本单元 到用于读写的位线(Bit Line)的控制开关…

调用altera IP核的仿真流程—上

调用altera IP核的仿真流程—上 在学习本节内容之后,请详细阅读<基于modelsim-SE的简单仿真流程>,因为本节是基于<基于modelsim-SE的简单仿真流程>的基础上进行设计的,关于设计仿真流程的过程所涉及到的重复内容将不再详述,将会一笔带过,如果深入学习了<基于modelsim-SE的简单仿真流程>这一小节,则下面的内容将会非常的简单. 编写RTL功能代码 本小节通过调用altera的ROM宏功能模块,FPGA的ROM模块主要用于存储数据,可以在上电的…

调用altera IP核的仿真流程—下

调用altera IP核的仿真流程—下 编译 在 WorkSpace 窗口的 counter_tst.v上点击右键,如果选择Compile selected 则编译选中的文件,Compile All是编译所有文件,这里选择 Compile->Compile All,如下图所示: 在脚本窗口中将出现一行绿色字体 # Compile of altera_mf.v was successful. # Compile of counter.v was successful. # Compile of r…